一種FinFET器件及其制造方法
【專利摘要】本發(fā)明提供一種FinFET器件及其制造方法，其中，所述制造方法包括：提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成多個(gè)離子注入?yún)^(qū)；在相鄰的兩個(gè)所述離子注入?yún)^(qū)之間外延形成用作鰭形溝道的鰭片；在相鄰的兩個(gè)所述鰭片之間形成隔離結(jié)構(gòu)。根據(jù)本發(fā)明，形成的所述用作鰭形溝道的鰭片的表面晶向?yàn)?lt;501>，因此，其表面粗糙度顯著下降，后續(xù)在所述鰭形溝道的兩側(cè)及頂部形成高k-金屬柵極結(jié)構(gòu)以后，不會(huì)影響所述金屬柵極結(jié)構(gòu)中的功函數(shù)金屬層的功函數(shù)的變化，保證FinFET器件具有良好的性能。
【專利說(shuō)明】 —種FinFET器件及其制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造工藝，具體而言涉及一種形成FinFET器件的鰭(Fin)形溝道的方法及具有所述鰭形溝道的FinFET器件。

【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的不斷發(fā)展，集成電路性能的提高主要是通過(guò)不斷縮小集成電路器件的尺寸以提高它的速度來(lái)實(shí)現(xiàn)的。目前，由于在追求高器件密度、高性能和低成本中半導(dǎo)體工業(yè)已經(jīng)進(jìn)步到納米技術(shù)工藝節(jié)點(diǎn)，半導(dǎo)體器件的制備受到各種物理極限的限制。
[0003]隨著CMOS器件尺寸的不斷縮小，來(lái)自制造和設(shè)計(jì)方面的挑戰(zhàn)促使了三維設(shè)計(jì)如鰭片場(chǎng)效應(yīng)晶體管(FinFET)的發(fā)展。相對(duì)于現(xiàn)有的平面晶體管，F(xiàn)inFET是用于22nm及以下工藝節(jié)點(diǎn)的先進(jìn)半導(dǎo)體器件，其可以有效控制器件按比例縮小所導(dǎo)致的難以克服的短溝道效應(yīng)，還可以有效提高在襯底上形成的晶體管陣列的密度，同時(shí)，F(xiàn)inFET中的柵極環(huán)繞鰭形溝道設(shè)置，因此能從三個(gè)面來(lái)控制靜電，在靜電控制方面的性能也更突出。
[0004]現(xiàn)有技術(shù)通常采用以下工藝步驟形成FinFET器件的鰭形溝道:首先，在硅基體上形成掩埋氧化物層以制作絕緣體上硅(SOI)結(jié)構(gòu)；接著，在絕緣體上硅結(jié)構(gòu)上形成硅層，其構(gòu)成材料可以是單晶硅或者多晶硅；然后，圖形化硅層，并蝕刻所述經(jīng)圖形化的硅層，以形成鰭形溝道。接下來(lái)，可以在鰭形溝道的兩側(cè)及頂部形成柵極結(jié)構(gòu)，并在鰭形溝道的兩端形成鍺硅應(yīng)力層。
[0005]采用上述方法形成鰭形溝道的表面晶向?yàn)椤?10〉、〈100〉或〈111〉，如果采用高k-金屬柵工藝形成位于鰭形溝道兩側(cè)的高k-金屬柵極結(jié)構(gòu)，則鰭形溝道的表面粗糙度將會(huì)影響形成于金屬柵極下方的功函數(shù)金屬層的功函數(shù)的變化，導(dǎo)致高k-金屬柵極結(jié)構(gòu)的電學(xué)性能的下降。
[0006]因此，需要提出一種方法，以解決上述問(wèn)題。


【發(fā)明內(nèi)容】

[0007]針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供一種FinFET器件的制造方法，包括:提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成多個(gè)離子注入?yún)^(qū)；在相鄰的兩個(gè)所述離子注入?yún)^(qū)之間外延形成用作鰭形溝道的鰭片。
[0008]進(jìn)一步，形成所述多個(gè)離子注入?yún)^(qū)的工藝步驟包括:在所述半導(dǎo)體襯底上形成圖案化的光刻膠層；以所述光刻膠層為掩膜，執(zhí)行離子注入，以在所述半導(dǎo)體襯底中形成所述多個(gè)離子注入?yún)^(qū)；去除所述光刻膠層，并回蝕刻所述半導(dǎo)體襯底，以完全露出所述多個(gè)離子注入?yún)^(qū)。
[0009]進(jìn)一步，所述光刻膠層中的圖案定義了所述離子注入的工藝窗口，所述工藝窗口的寬度為10-200nm。
[0010]進(jìn)一步，所述離子注入的注入元素包括C、Ge、In、Ga、N、P或Sb。
[0011]進(jìn)一步，所述離子注入的注入能量為l_5keV，注入劑量為5.0Xe15_5.0Xe18atom/2
cm ο
[0012]進(jìn)一步，采用灰化工藝去除所述光刻膠層。
[0013]進(jìn)一步，采用濕法蝕刻工藝實(shí)施所述回蝕刻。
[0014]進(jìn)一步，所述鰭片的構(gòu)成材料為S1、SiGe、SiSn*GeSn。
[0015]進(jìn)一步，所述轄片的表面晶向?yàn)椤?01〉。
[0016]進(jìn)一步，所述鰭片的寬度為2-200nm，高度為5-lOOnm。
[0017]進(jìn)一步，形成所述鰭片之后，還包括在相鄰的兩個(gè)所述鰭片之間形成隔離結(jié)構(gòu)的步驟。
[0018]進(jìn)一步，形成所述隔離結(jié)構(gòu)的工藝步驟包括:形成完全覆蓋所述鰭片的絕緣層；執(zhí)行化學(xué)機(jī)械研磨工藝研磨所述絕緣層，以露出所述鰭片的頂部；去除部分所述絕緣層。
[0019]進(jìn)一步,所述絕緣層的材料為Si02。
[0020]進(jìn)一步，采用化學(xué)氣相沉積工藝形成所述絕緣層。
[0021]進(jìn)一步，采用回蝕刻工藝實(shí)施部分所述絕緣層的去除，所述回蝕刻為干法蝕刻或濕法蝕刻。
[0022]本發(fā)明還提供一種FinFET器件，包括:
[0023]半導(dǎo)體襯底；
[0024]形成于所述半導(dǎo)體襯底上的多個(gè)離子注入?yún)^(qū)；
[0025]形成于相鄰的兩個(gè)所述離子注入?yún)^(qū)之間的鰭片；
[0026]形成于相鄰的兩個(gè)所述鰭片之間的隔離結(jié)構(gòu)。
[0027]進(jìn)一步，所述轄片的表面晶向?yàn)椤?01〉。
[0028]進(jìn)一步，所述鰭片的寬度為2-200nm，高度為5-lOOnm。
[0029]進(jìn)一步，所述鰭片的構(gòu)成材料為S1、SiGe、SiSn或GeSn
[0030]根據(jù)本發(fā)明，形成的用作鰭形溝道的鰭片的表面晶向?yàn)椤?01〉，因此，其表面粗糙度顯著下降，后續(xù)在所述鰭形溝道的兩側(cè)及頂部形成高k-金屬柵極結(jié)構(gòu)以后，不會(huì)影響所述金屬柵極結(jié)構(gòu)中的功函數(shù)金屬層的功函數(shù)的變化，保證FinFET器件具有良好的性能。

【專利附圖】

【附圖說(shuō)明】
[0031]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的原理。
[0032]附圖中:
[0033]圖1A-圖1F為根據(jù)本發(fā)明示例性實(shí)施例的方法依次實(shí)施的步驟所分別獲得的器件的示意性剖面圖；
[0034]圖2為根據(jù)本發(fā)明示例性實(shí)施例的方法形成FinFET器件的鰭形溝道的流程圖。

【具體實(shí)施方式】
[0035]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見(jiàn)的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0036]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便闡釋本發(fā)明提出的形成FinFET器件的鰭形溝道的方法。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0037]應(yīng)當(dāng)理解的是，當(dāng)在本說(shuō)明書(shū)中使用術(shù)語(yǔ)“包含”和/或“包括”時(shí)，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0038][示例性實(shí)施例]
[0039]下面，參照?qǐng)D1A-圖1F和圖2來(lái)描述根據(jù)本發(fā)明示例性實(shí)施例的方法形成FinFET器件的鰭形溝道的詳細(xì)步驟。
[0040]參照?qǐng)D1A-圖1F，其中示出了根據(jù)本發(fā)明示例性實(shí)施例的方法依次實(shí)施的步驟所分別獲得的器件的示意性剖面圖。
[0041]首先，如圖1A所示，提供半導(dǎo)體襯底100，所述半導(dǎo)體襯底100的構(gòu)成材料可以采用未摻雜的單晶硅、摻雜有雜質(zhì)的單晶硅等。作為示例，在本實(shí)施例中，半導(dǎo)體襯底100選用單晶硅材料構(gòu)成。
[0042]接下來(lái)，在半導(dǎo)體襯底100上形成圖案化的光刻膠層101。所述光刻膠層101中的圖案定義了后續(xù)實(shí)施的離子注入的工藝窗口 102，所述工藝窗口 102的寬度為10-200nm。形成所述光刻膠層101的工藝步驟為為本領(lǐng)域技術(shù)人員所熟習(xí)，在此不再加以贅述。
[0043]接著，如圖1B所示，以所述光刻膠層101為掩膜，執(zhí)行離子注入，以在半導(dǎo)體襯底100中形成離子注入?yún)^(qū)103。所述離子注入的注入元素包括C、Ge、In、Ga、N、P、Sb等，注入能量為 l_5keV，注入劑量為 5.0Xe15-5.0Xe18atom/cm2。
[0044]接著，如圖1C所示，去除所述光刻膠層101，并回蝕刻半導(dǎo)體襯底100，以完全露出離子注入?yún)^(qū)103。在本實(shí)施例中，采用灰化工藝去除所述光刻膠層101，采用濕法蝕刻工藝實(shí)施所述回蝕刻。
[0045]接著，如圖1D所示，在半導(dǎo)體襯底100上外延生長(zhǎng)硅層104。由于離子注入?yún)^(qū)103的存在，外延生長(zhǎng)硅層104的過(guò)程中，在離子注入?yún)^(qū)103的周邊區(qū)域，硅的生長(zhǎng)速率急劇下降，因此，形成的硅層104呈現(xiàn)多個(gè)依次排列的鰭片，其排列規(guī)律為每?jī)蓚€(gè)相鄰的離子注入?yún)^(qū)103之間形成一個(gè)所述鰭片。所述鰭片的寬度為2-200nm，高度為5-100nm。在本發(fā)明的其它示范性實(shí)施例中，所述硅層104可以替換為SiGe層、SiSn層或GeSn層等。
[0046]需要說(shuō)明的是，采用上述工藝過(guò)程形成的所述鰭片作為FinFET器件的鰭形溝道，由于其表面晶向?yàn)椤?01〉，因此，其表面粗糙度顯著下降，后續(xù)形成金屬柵極結(jié)構(gòu)以后，不會(huì)影響金屬柵極中的功函數(shù)金屬層的功函數(shù)的變化，保證FinFET器件具有良好的性能。
[0047]接著，如圖1E所示，在所述鰭片之間形成絕緣層105。在本實(shí)施例中，采用化學(xué)氣相沉積工藝形成絕緣層105，以完全覆蓋所述鰭片。而后，執(zhí)行化學(xué)機(jī)械研磨工藝研磨絕緣層105，以露出所述鰭片的頂部。所述絕緣層105的材料優(yōu)選Si02。
[0048]接著，如圖1F所示，去除部分絕緣層105，以形成所述鰭片之間的隔離結(jié)構(gòu)105’。在本實(shí)施例中，采用回蝕刻工藝實(shí)施所述去除，所述回蝕刻為干法蝕刻或濕法蝕刻。
[0049]至此，完成了根據(jù)本發(fā)明示例性實(shí)施例的方法實(shí)施的工藝步驟。接下來(lái)，可以實(shí)施常規(guī)的FinFET器件前端制造工藝:
[0050]在一個(gè)示范性實(shí)施例中，首先，在所述鰭的兩側(cè)及頂部形成柵極結(jié)構(gòu)，作為示例，柵極結(jié)構(gòu)包括自下而上依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。
[0051]具體地，柵極介電層的構(gòu)成材料包括氧化物，例如二氧化硅(Si02)。選用S12作為柵極介電層的構(gòu)成材料時(shí)，通過(guò)快速熱氧化工藝(RTO)來(lái)形成柵極介電層,其厚度為8-50埃，但并不局限于此厚度。
[0052]柵極材料層的構(gòu)成材料包括多晶硅、金屬、導(dǎo)電性金屬氮化物、導(dǎo)電性金屬氧化物和金屬硅化物中的一種或多種，其中，金屬可以是鎢(W)、鎳(Ni)或鈦(Ti);導(dǎo)電性金屬氮化物包括氮化鈦(TiN);導(dǎo)電性金屬氧化物包括氧化銥(IrO2);金屬硅化物包括硅化鈦(TiSi)0選用多晶硅作為柵極材料層的構(gòu)成材料時(shí)，可選用低壓化學(xué)氣相淀積(LPCVD)工藝形成柵極材料層，其工藝條件包括:反應(yīng)氣體為硅烷(SiH4),其流量為100?200SCCm，優(yōu)選150sccm ;反應(yīng)腔內(nèi)的溫度為700?750°C ;反應(yīng)腔內(nèi)的壓力為250?350mTorr，優(yōu)選300mTorr ;所述反應(yīng)氣體還可以包括緩沖氣體，所述緩沖氣體為氦氣(He)或氮?dú)?N2)，其流量為5?20升/分鐘(slm)，優(yōu)選8slm、1slm或15slm。
[0053]柵極硬掩蔽層的構(gòu)成材料包括氧化物、氮化物、氮氧化物和無(wú)定形碳中的一種或多種，其中，氧化物包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TE0S)、未摻雜硅玻璃(USG)、旋涂玻璃(S0G)、高密度等離子體(HDP)或旋涂電介質(zhì)(SOD);氮化物包括氮化硅(SiN);氮氧化物包括氮氧化硅(S1N)。柵極硬掩蔽層的形成方法可以采用本領(lǐng)域技術(shù)人員所熟習(xí)的任何現(xiàn)有技術(shù)，優(yōu)選化學(xué)氣相沉積法(CVD)，如低溫化學(xué)氣相沉積(LTCVD)、低壓化學(xué)氣相沉積(LPCVD)、快熱化學(xué)氣相沉積(RTCVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)。
[0054]接著，執(zhí)行離子注入，以在未被柵極結(jié)構(gòu)覆蓋的所述鰭片中形成源/漏極。然后，在柵極結(jié)構(gòu)兩側(cè)形成緊靠柵極結(jié)構(gòu)的偏移側(cè)墻，其構(gòu)成材料為Si02、SiN, S1N中的一種或者它們的組合。在柵極結(jié)構(gòu)兩側(cè)形成偏移側(cè)墻的過(guò)程中，所述鰭片的兩側(cè)也會(huì)形成偏移側(cè)墻，因此，接下來(lái)，去除位于所述鰭片兩側(cè)的偏移側(cè)墻。而后，以所述偏移側(cè)墻為掩膜，采用外延生長(zhǎng)工藝擴(kuò)大位于柵極結(jié)構(gòu)區(qū)域之外的所述鰭片的面積，以降低之前形成的源/漏極的電阻。
[0055]然后，在半導(dǎo)體襯底100上依次形成具有可產(chǎn)生應(yīng)力特性的接觸孔蝕刻停止層和層間介電層，執(zhí)行化學(xué)機(jī)械研磨以露出柵極結(jié)構(gòu)的頂部。接著，去除柵極結(jié)構(gòu)，在留下的溝槽中形成高k-金屬柵極結(jié)構(gòu)，作為示例，此結(jié)構(gòu)包括自下而上層疊的高k介電層、覆蓋層、功函數(shù)金屬層、阻擋層和金屬材料層。接下來(lái)，形成另一層間介電層，然后，在上述層間介電層中形成連通所述金屬柵極結(jié)構(gòu)的頂部以及所述源/漏區(qū)極的接觸孔，通過(guò)所述接觸孔，在露出的所述金屬柵極結(jié)構(gòu)的頂部以及所述源/漏區(qū)極上形成自對(duì)準(zhǔn)硅化物，填充金屬(通常為鎢)于所述接觸孔中形成連接實(shí)施后端制造工藝而形成的互連金屬層與所述自對(duì)準(zhǔn)硅化物的接觸塞。
[0056]接下來(lái)，可以實(shí)施常規(guī)的FinFET器件后端制造工藝，包括:多個(gè)互連金屬層的形成，通常采用雙大馬士革工藝來(lái)完成；金屬焊盤(pán)的形成，用于實(shí)施器件封裝時(shí)的引線鍵合。
[0057]參照?qǐng)D2，其中示出了根據(jù)本發(fā)明示例性實(shí)施例的方法形成FinFET器件的鰭形溝道的流程圖，用于簡(jiǎn)要示出整個(gè)制造工藝的流程。
[0058]在步驟201中，提供半導(dǎo)體襯底，在半導(dǎo)體襯底上形成多個(gè)離子注入?yún)^(qū)；
[0059]在步驟202中，在相鄰的兩個(gè)離子注入?yún)^(qū)之間外延形成用作鰭形溝道的鰭片；
[0060]在步驟203中，在相鄰的兩個(gè)鰭片之間形成隔離結(jié)構(gòu)。
[0061]根據(jù)本發(fā)明，形成的用作鰭形溝道的鰭片的表面晶向?yàn)椤?01〉，因此，其表面粗糙度顯著下降，后續(xù)在所述鰭形溝道的兩側(cè)及頂部形成高k_金屬柵極結(jié)構(gòu)以后，不會(huì)影響所述金屬柵極結(jié)構(gòu)中的功函數(shù)金屬層的功函數(shù)的變化，保證FinFET器件具有良好的性能。
[0062]如圖1F所示,本發(fā)明還提供一種FinFET器件,包括:
[0063]半導(dǎo)體襯底100 ；
[0064]形成于半導(dǎo)體襯底100上的多個(gè)離子注入?yún)^(qū)103 ；
[0065]形成于相鄰的兩個(gè)離子注入?yún)^(qū)103之間的鰭片104 ；
[0066]形成于相鄰的兩個(gè)鰭片104之間的隔離結(jié)構(gòu)105’。
[0067]本發(fā)明已經(jīng)通過(guò)上述實(shí)施例進(jìn)行了說(shuō)明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說(shuō)明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書(shū)及其等效范圍所界定。
【權(quán)利要求】
1.一種FinFET器件的制造方法，包括: 提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成多個(gè)離子注入?yún)^(qū)； 在相鄰的兩個(gè)所述離子注入?yún)^(qū)之間外延形成用作鰭形溝道的鰭片。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，形成所述多個(gè)離子注入?yún)^(qū)的工藝步驟包括:在所述半導(dǎo)體襯底上形成圖案化的光刻膠層；以所述光刻膠層為掩膜，執(zhí)行離子注入，以在所述半導(dǎo)體襯底中形成所述多個(gè)離子注入?yún)^(qū)；去除所述光刻膠層，并回蝕刻所述半導(dǎo)體襯底，以完全露出所述多個(gè)離子注入?yún)^(qū)。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述光刻膠層中的圖案定義了所述離子注入的工藝窗口，所述工藝窗口的寬度為10-200nm。
4.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述離子注入的注入元素包括C、Ge、In、Ga、N、P 或 Sb。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述離子注入的注入能量為l-5keV，注入劑量為 5.0Xe15-5.0Xe18atom/cm2。
6.根據(jù)權(quán)利要求2所述的方法，其特征在于，采用灰化工藝去除所述光刻膠層。
7.根據(jù)權(quán)利要求2所述的方法，其特征在于，采用濕法蝕刻工藝實(shí)施所述回蝕刻。
8.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述鰭片的構(gòu)成材料為S1、SiGe、SiSn或GeSn。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述鰭片的表面晶向?yàn)椤?01〉。
10.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述鰭片的寬度為2-200nm，高度為5_100nmo
11.根據(jù)權(quán)利要求1所述的方法，其特征在于，形成所述鰭片之后，還包括在相鄰的兩個(gè)所述鰭片之間形成隔離結(jié)構(gòu)的步驟。
12.根據(jù)權(quán)利要求11所述的方法，其特征在于，形成所述隔離結(jié)構(gòu)的工藝步驟包括:形成完全覆蓋所述鰭片的絕緣層；執(zhí)行化學(xué)機(jī)械研磨工藝研磨所述絕緣層，以露出所述鰭片的頂部；去除部分所述絕緣層。
13.根據(jù)權(quán)利要求12所述的方法，其特征在于，所述絕緣層的材料為Si02。
14.根據(jù)權(quán)利要求12所述的方法，其特征在于，采用化學(xué)氣相沉積工藝形成所述絕緣層。
15.根據(jù)權(quán)利要求12所述的方法，其特征在于，采用回蝕刻工藝實(shí)施部分所述絕緣層的去除，所述回蝕刻為干法蝕刻或濕法蝕刻。
16.一種FinFET器件，包括: 半導(dǎo)體襯底； 形成于所述半導(dǎo)體襯底上的多個(gè)離子注入?yún)^(qū)； 形成于相鄰的兩個(gè)所述離子注入?yún)^(qū)之間的鰭片； 形成于相鄰的兩個(gè)所述鰭片之間的隔離結(jié)構(gòu)。
17.根據(jù)權(quán)利要求16所述的FinFET器件，其特征在于，所述鰭片的表面晶向?yàn)椤?01〉。
18.根據(jù)權(quán)利要求16所述的FinFET器件，其特征在于，所述鰭片的寬度為2_200nm，高度為 5-lOOnm。
19.根據(jù)權(quán)利要求16所述的FinFET器件，其特征在于，所述鰭片的構(gòu)成材料為S1、



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【文檔編號(hào)】H01L29/78GK104425268SQ201310379313
【公開(kāi)日】2015年3月18日 申請(qǐng)日期:2013年8月27日 優(yōu)先權(quán)日:2013年8月27日
【發(fā)明者】禹國(guó)賓, 林靜 申請(qǐng)人:中芯國(guó)際集成電路制造(北京)有限公司, 中芯國(guó)際集成電路制造(上海)有限公司