超級結(jié)器件及制造方法
【專利摘要】本發(fā)明公開了一種超級結(jié)器件，電流流動區(qū)包括多個交替排列的N型薄層和P型薄層，N型薄層包括兩種，兩種N型薄層都包括中間的高電阻部分和兩側(cè)的低電阻部分，第一種N型薄層和P型薄層的電荷平衡；第二種N型薄層的高電阻率部分較寬，且第二種N型薄層和P型薄層的電荷不平衡。P型薄層對第二種N型薄層橫向耗盡后，隨著反向偏壓的增加N型薄層頂部的P阱對第二種N型薄層的高電阻率部分進(jìn)行逐漸擴(kuò)展的縱向耗盡。本發(fā)明還公開了一種超級結(jié)器件的制造方法。本發(fā)明能提高器件的反向恢復(fù)特性，且比導(dǎo)通電阻較低。
【專利說明】超級結(jié)器件及制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，特別是涉及一種超級結(jié)器件；本發(fā)明還涉及一種超級結(jié)器件的制造方法。

【背景技術(shù)】
[0002]超級結(jié)MOSFET采用新的耐壓層結(jié)構(gòu)，利用一系列的交替排列的P型半導(dǎo)體薄層和N型半導(dǎo)體薄層來在截止?fàn)顟B(tài)下在較低電壓下就將所述P型半導(dǎo)體薄層和N型半導(dǎo)體薄層耗盡，實(shí)現(xiàn)電荷相互補(bǔ)償，從而使P型半導(dǎo)體薄層和N型半導(dǎo)體薄層在高摻雜濃度下能實(shí)現(xiàn)高的擊穿電壓，從而同時獲得低導(dǎo)通電阻和高擊穿電壓，打破傳統(tǒng)功率MOSFET理論極限。在美國專利US5216275中，以上的交替排列的P型半導(dǎo)體薄層和N型半導(dǎo)體薄層是與N+襯底相連的；在美國專利US6630698B1中，中間的P型半導(dǎo)體薄層和N型半導(dǎo)體薄層與N+襯底可以有大于O的間隔。
[0003]現(xiàn)有技術(shù)中，P型半導(dǎo)體薄層和N型半導(dǎo)體薄層的形成一種是通過外延成長然后進(jìn)行光刻和注入，多次反復(fù)該過程得到需要的厚度的P型半導(dǎo)體薄層和N型半導(dǎo)體薄層，這種工藝在600V以上的MOSFET中，一般需要重復(fù)5次以上，生產(chǎn)成本和生產(chǎn)周期長。另一種是通過一次生長一種類型的需要厚度的外延之后，進(jìn)行溝槽的刻蝕，之后在溝槽中填入相反類型的硅；這種方法雖然難度大，但具有簡化工藝流程，提高穩(wěn)定性的效果；采用溝槽結(jié)構(gòu)之后，由于P/N薄層即交替排列的P型半導(dǎo)體薄層和N型半導(dǎo)體薄層中P型半導(dǎo)體薄層和N型半導(dǎo)體薄層在縱方向上的摻雜濃度易于控制，而且沒有多次外延工藝造成的薄層中P型半導(dǎo)體薄層和N型半導(dǎo)體薄層或其中之一的摻雜濃度在縱向上發(fā)生變化從而帶來附加的縱向電場，保證了器件能獲得好的漏電特性和高的擊穿電壓。
[0004]在超級結(jié)工藝中，由于采用了交替的P/N薄層，超級結(jié)器件的體內(nèi)二極管即P型半導(dǎo)體薄層和N型半導(dǎo)體薄層之間形成的二極管在較低的電壓下例如50伏Vds就會把P型半導(dǎo)體薄層和N型半導(dǎo)體薄層完全耗盡掉，這使得該二極管具有很硬的反向恢復(fù)特性，這一硬的反向恢復(fù)特性造成器件的恢復(fù)電流急劇變化，從而造成很高的電壓過沖可能帶來器件失效。同時由于電流和電壓的急劇變化即具有很高的di/dt和dv/dt會引起電路中的電磁干擾(EM1-ELEACTROMAGENETIC INTERFERENCE),對系統(tǒng)帶來影響甚至EMI超標(biāo)，在這點(diǎn)上，超級結(jié)器件不如常規(guī)的MOSFET器件，因?yàn)槌Ｒ?guī)的MOSFET器件N-漂移區(qū)的耗盡是一直隨著電壓(Vds)的增加而擴(kuò)展，反向恢復(fù)特性較軟。


【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的技術(shù)問題是提供一種超級結(jié)器件，能提高器件的反向恢復(fù)特性，且比導(dǎo)通電阻較低。為此，本發(fā)明還提供一種超級結(jié)器件的制造方法。
[0006]為解決上述技術(shù)問題，本發(fā)明提供的超級結(jié)器件的中間區(qū)域?yàn)殡娏髁鲃訁^(qū)，終端保護(hù)結(jié)構(gòu)環(huán)繞于所述電流流動區(qū)的外周；電流流動區(qū)包括多個交替排列的N型薄層和P型薄層，在所述N型薄層和所述P型薄層的頂部形成有P阱。
[0007]所述N型薄層包括第一種N型薄層和第二種N型薄層。
[0008]所述第一種N型薄層包括第一高電阻率部分和第一低電阻率部分，所述第一高電阻率部分為所述第一種N型薄層的中間部分，所述第一低電阻率部分位于所述第一高電阻率部分的兩側(cè)且和鄰近的所述P型薄層相接觸。
[0009]所述第一種N型薄層和其鄰近的所述P型薄層的電荷平衡，且所述第一種N型薄層的N型載流子數(shù)和所述P型薄層的P型載流子數(shù)的差值要小于等于所述第一種N型薄層的N型載流子數(shù)的10%、以及小于等于所述P型薄層的P型載流子數(shù)的10% ;所述N型薄層和所述P型薄層之間連接反偏電壓時，第一種N型薄層和其鄰近的所述P型薄層之間能互相完全橫向耗盡或非完全橫向耗盡，非完全橫向耗盡時所述第一種N型薄層或所述P型薄層的未被橫向耗盡的載流子數(shù)不超過所述第一種N型薄層劑量的10%、以及不超過所述P型薄層劑量的10%。
[0010]所述第二種N型薄層包括第二高電阻率部分和第二低電阻率部分，所述第二高電阻率部分為所述第二種N型薄層的中間部分，所述第二低電阻率部分位于所述第二高電阻率部分的兩側(cè)且和鄰近的所述P型薄層相接觸；所述第二高電阻率部分和所述第二低電阻率部分的電阻率之比大于5:1 ;所述第一高電阻率部分和所述第二高電阻率部分的電阻率相同，所述第一低電阻率部分和所述第二低電阻率部分的電阻率相同，所述第二高電阻率部分的寬度大于所述第一高電阻率部分的寬度。
[0011]所述第二種N型薄層和其鄰近的所述P型薄層的電荷不平衡，所述N型薄層和所述P型薄層之間連接反偏電壓的條件下、所述第二低電阻率部分能被鄰近的所述P型薄層完全橫向耗盡，所述第二高電阻率部分不能被所述P型薄層完全橫向耗盡，所述第二高電阻率部分的未被所述P型薄層橫向耗盡的部分和所述P阱之間形成縱向耗盡；在反偏電壓增加時，所述P阱對所述第二高電阻率部分的縱向耗盡的深度增加。
[0012]進(jìn)一步的改進(jìn)是，所述超級結(jié)器件為超級結(jié)MOSFET器件，在各所述N型薄層的頂部形成有穿過所述P阱的柵溝槽，在所述柵溝槽的底部表面和側(cè)面形成有柵介質(zhì)層、在柵介質(zhì)層表面形成有填充所述柵溝槽的多晶硅柵，被所述多晶硅柵所覆蓋的所述P阱側(cè)面用于形成縱向溝道，所述縱向溝道的正下方的所述N型薄層為溝道電流分散區(qū)；所述第一種N型薄層的所述溝道電流分散區(qū)位于所述第一低電阻率部分。
[0013]所述第二種N型薄層的所述溝道電流分散區(qū)都位于所述第二低電阻率部分；或者所述第二種N型薄層的所述溝道電流分散區(qū)都位于所述第二高電阻率部分；或者所述第二種N型薄層的所述溝道電流分散區(qū)部分位于所述第二高電阻率部分、部分位于所述第二低電阻率部分。
[0014]進(jìn)一步的改進(jìn)是，在所述第一種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱頂部都形成有由N+區(qū)組成的源區(qū)。
[0015]在所述第二種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱頂部都形成有由N+區(qū)組成的源區(qū)；或者，在所述第二種N型薄層頂部的所述柵溝槽的一側(cè)的所述P阱頂部形成有由N+區(qū)組成的源區(qū)、所述柵溝槽的另一側(cè)的所述P阱頂部未形成有由N+區(qū)組成的源區(qū)；或者，在所述第二種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱頂部都未形成有由N+區(qū)組成的源區(qū)。
[0016]進(jìn)一步的改進(jìn)是，在俯視面上，所述第二種N型薄層的形狀和所述第一種N型薄層的形狀相同或者不同。
[0017]進(jìn)一步的改進(jìn)是，在俯視面上，所述第二種N型薄層在所述電流流動區(qū)中呈均勻分布或不均勻分布。
[0018]進(jìn)一步的改進(jìn)是，所述第二種N型薄層的分布區(qū)域不和所述終端保護(hù)結(jié)構(gòu)鄰接。
[0019]為解決上述技術(shù)問題，本發(fā)明提供的超級結(jié)器件的制造方法包括如下步驟:
[0020]步驟一、在N+硅襯底上淀積第一 N型外延硅層。
[0021]步驟二、在所述第一 N型外延硅層上淀積形成第二 N型外延硅層，所述第二 N型外延硅層的電阻率大于所述第一 N型外延硅層的電阻率；所述第二 N型外延硅層的厚度和后續(xù)形成的電流流動區(qū)的第一種N型薄層的第一高電阻率部分和第二種N型薄層的第二高電阻率部分的厚度相同。
[0022]步驟三、在所述第二 N型外延硅層表面依次淀積第一二氧化硅層、第二氮化硅層和第三二氧化硅層；利用光刻刻蝕工藝依次對所述第三二氧化硅層、所述第二氮化硅層和所述第一二氧化硅層形成溝槽圖形掩模。
[0023]步驟四、以所述溝槽圖形掩模為掩模對所述第二 N型外延硅層進(jìn)行刻蝕形成多個溝槽，所述溝槽的底部不和所述硅襯底相連接；超級結(jié)器件的中間區(qū)域?yàn)樗鲭娏髁鲃訁^(qū)，終端保護(hù)結(jié)構(gòu)環(huán)繞于所述電流流動區(qū)的外周；在所述電流流動區(qū)中，各所述溝槽之間的所述第二N型外延硅層呈薄層結(jié)構(gòu)并分別定義出所述第一高電阻率部分和所述第二高電阻率部分，所述第二高電阻率部分的寬度大于所述第一高電阻率部分的寬度；依次將所述溝槽圖形掩模的所述第三二氧化硅層和所述第二氮化硅層去除，所述第一二氧化硅層保留。
[0024]步驟五、在所述硅襯底正面淀積形成第三N型外延硅層，所述第三N型硅外延層形成于所述溝槽的底面和側(cè)面，所述第二 N型外延硅層的電阻率和所述第三N型外延硅層的電阻率之比大于5:1 ;在所述電流流動區(qū)中，形成于所述第一高電阻率部分的兩側(cè)面的所述第三N型硅外延層組成第一低電阻率部分，所述第一高電阻率部分和所述第一低電阻率部分組成第一種N型薄層；在所述電流流動區(qū)中，形成于所述第二高電阻率部分的兩側(cè)面的所述第三N型硅外延層組成第二低電阻率部分，所述第二高電阻率部分和所述第二低電阻率部分組成第二種N型薄層；由所述第一種N型薄層和所述第二種N型薄層組成所述電流流動區(qū)的N型薄層。
[0025]步驟六、在所述硅襯底正面淀積形成第四P型外延硅層，所述第四P型外延硅層和所述第三N型外延硅層接觸并將所述溝槽完全填滿；將所述溝槽頂部表面的硅和氧化硅都去除。
[0026]在所述電流流動區(qū)中，由填充于所述溝槽中的所述第四P型外延硅層組成P型薄層，所述電流流動區(qū)中的所述P型薄層和所述N型薄層呈交替排列結(jié)構(gòu)。
[0027]所述第一種N型薄層和其鄰近的所述P型薄層的電荷平衡，且所述第一種N型薄層的N型載流子數(shù)和所述P型薄層的P型載流子數(shù)的差值要小于等于所述第一種N型薄層的N型載流子數(shù)的10%、以及小于等于所述P型薄層的P型載流子數(shù)的10% ;所述N型薄層和所述P型薄層之間連接反偏電壓時，第一種N型薄層和其鄰近的所述P型薄層之間能互相完全橫向耗盡或非完全橫向耗盡，非完全橫向耗盡時所述第一種N型薄層或所述P型薄層的未被橫向耗盡的載流子數(shù)不超過所述第一種N型薄層劑量的10%、以及不超過所述P型薄層劑量的10%。
[0028]所述第二種N型薄層和其鄰近的所述P型薄層的電荷不平衡，所述N型薄層和所述P型薄層之間連接反偏電壓的條件下、所述第二低電阻率部分能被鄰近的所述P型薄層完全橫向耗盡，所述第二高電阻率部分不能被所述P型薄層完全橫向耗盡。
[0029]步驟七、形成P阱，所述P阱位于所述N型薄層和所述P型薄層的頂部；所述N型薄層和所述P型薄層之間連接反偏電壓時，所述第二高電阻率部分的未被所述P型薄層橫向耗盡的部分和所述P阱之間形成縱向耗盡；在反偏電壓增加時，所述P阱對所述第二高電阻率部分的縱向耗盡的深度增加；所述P阱的形成工藝放在步驟二形成所述第二 N型外延硅層之后、步驟三淀積所述第一二氧化硅層、所述第二氮化硅層和所述第三二氧化硅層之前進(jìn)行，或者所述P阱的形成工藝放置在步驟六形成所述P型薄層和所述N型薄層之后進(jìn)行。
[0030]進(jìn)一步的改進(jìn)是，所述超級結(jié)器件為超級結(jié)MOSFET器件，還包括如下步驟:
[0031]步驟八、采用光刻刻蝕工藝在所述電流流動區(qū)的所述N型薄層的頂部形成柵溝槽，所述柵溝槽穿過所述P阱。
[0032]步驟九、依次淀積柵介質(zhì)層和多晶硅柵，所述柵介質(zhì)層覆蓋在所述柵溝槽的底部表面和側(cè)面以及外部，所述多晶硅柵形成于所述柵介質(zhì)層表面并將所述柵溝槽完全填充，去除所述柵溝槽外部的所述柵介質(zhì)層和所述多晶硅柵，由填充于所述柵溝槽內(nèi)部的所述柵介質(zhì)層和所述多晶硅柵組成所述超級結(jié)MOSFET器件的柵極結(jié)構(gòu)。
[0033]被所述多晶硅柵所覆蓋的所述P阱側(cè)面用于形成縱向溝道，所述縱向溝道的正下方的所述N型薄層為溝道電流分散區(qū)；所述第一種N型薄層的所述溝道電流分散區(qū)位于所述第一低電阻率部分。
[0034]所述第二種N型薄層的所述溝道電流分散區(qū)都位于所述第二低電阻率部分；或者所述第二種N型薄層的所述溝道電流分散區(qū)都位于所述第二高電阻率部分；或者所述第二種N型薄層的所述溝道電流分散區(qū)部分位于所述第二高電阻率部分、部分位于所述第二低電阻率部分。
[0035]進(jìn)一步的改進(jìn)是,還包括如下步驟:
[0036]步驟十、進(jìn)行N+離子注入形成源區(qū)；在所述第一種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱頂部都形成有所述源區(qū)。
[0037]在所述第二種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱頂部都形成有所述源區(qū)；或者，在所述第二種N型薄層頂部的所述柵溝槽的一側(cè)的所述P阱頂部形成有所述源區(qū)、所述柵溝槽的另一側(cè)的所述P阱頂部未形成有所述源區(qū)；或者，在所述第二種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱頂部都未形成有所述源區(qū)。
[0038]步驟十一、在形成了源區(qū)的所述硅襯底正面形成層間膜；采用光刻刻蝕工藝形成接觸孔，所述接觸孔穿過所述層間膜并和所述源區(qū)或所述多晶硅柵接觸；進(jìn)行P+離子注入形成P阱引出區(qū)，所述P阱引出區(qū)位于和所述源區(qū)相接觸的所述接觸孔底部，所述P阱引出區(qū)和所述P阱相接觸。
[0039]步驟十二、淀積正面金屬并對所述正面金屬進(jìn)行光刻刻蝕分別形成源極和柵極；從背面對所述硅襯底進(jìn)行減薄，進(jìn)行背面金屬化形成漏極。
[0040]本發(fā)明超級結(jié)器件的電流流動區(qū)包括兩種N型薄層，兩種N型薄層都包括低電阻率部分和高電阻率部分，調(diào)節(jié)低電阻率部分的摻雜和寬度很容易獲得較低的比導(dǎo)通電阻，高電阻率部分能高壓電壓下提供緩變的輸出電容。
[0041]另外，本發(fā)明通過將第二種N型薄層的第二高電阻率部分的寬度加大，并使第二高電阻率部分在反向偏置時不被P型薄層完全橫向耗盡，這樣在反偏電壓增加時，能夠通過位于N型薄層頂部的P阱對第二高電阻率部分的縱向耗盡并縱向耗盡區(qū)的深度隨反向偏壓的增加而增加，這樣能使器件的硬反向恢復(fù)特性變軟，從而能提高器件的反向恢復(fù)特性，減少恢復(fù)電流沖擊。

【專利附圖】

【附圖說明】
[0042]下面結(jié)合附圖和【具體實(shí)施方式】對本發(fā)明作進(jìn)一步詳細(xì)的說明:
[0043]圖1是現(xiàn)有超級結(jié)器件俯視圖一；
[0044]圖2是現(xiàn)有超級結(jié)器件俯視圖二 ；
[0045]圖3是本發(fā)明實(shí)施例一超級結(jié)器件的電流流動區(qū)的俯視圖；
[0046]圖4是本發(fā)明實(shí)施例一超級結(jié)器件的剖面圖；
[0047]圖5-圖8是本發(fā)明實(shí)施例一超級結(jié)器件的制造方法各步驟中的器件剖面圖；
[0048]圖9是本發(fā)明實(shí)施例二超級結(jié)器件的的剖面圖；
[0049]圖10是本發(fā)明實(shí)施例三超級結(jié)器件的的剖面圖；
[0050]圖11是本發(fā)明實(shí)施例四超級結(jié)器件的的剖面圖；
[0051]圖12是本發(fā)明實(shí)施例五超級結(jié)器件的電流流動區(qū)的俯視圖；
[0052]圖13A是反向恢復(fù)曲線的原理圖；
[0053]圖13B是本發(fā)明實(shí)施例一的超級結(jié)器件的P型薄層和N型薄層的反向恢復(fù)曲線。

【具體實(shí)施方式】
[0054]如圖1所示，是現(xiàn)有超級結(jié)器件的俯視圖一。在俯視圖上，本發(fā)明實(shí)施例可以分為I區(qū)、2區(qū)和3區(qū)。I區(qū)為超級結(jié)器件的中間區(qū)域?yàn)殡娏髁鲃訁^(qū)，所述電流流動區(qū)包含交替排列的P型區(qū)域25和N型區(qū)域，所述P型區(qū)域25也即形成于所述電流流動區(qū)中的P型薄層、所述N型區(qū)域也即形成于所述電流流動區(qū)中的N型薄層；在所述電流流動區(qū)電流會通過N型區(qū)域由源極經(jīng)過溝道到達(dá)漏極，而所述P型區(qū)域25是在反向截止?fàn)顟B(tài)下與所述N型區(qū)域形成耗盡區(qū)一起承受電壓。2區(qū)和3區(qū)為所述超級結(jié)器件的終端保護(hù)結(jié)構(gòu)區(qū)域，在器件導(dǎo)通時所述終端保護(hù)結(jié)構(gòu)不提供電流，在反向截止?fàn)顟B(tài)用于承擔(dān)從I區(qū)外周單元即外周P型區(qū)域25的表面到器件最外端表面襯底的電壓該電壓為橫向電壓和從I區(qū)外周單元表面到襯底的電壓該電壓為縱向電壓。2區(qū)中有至少一個P型環(huán)24，圖1中為一個P型環(huán)24，該P(yáng)型環(huán)24 —般與I區(qū)的P型背柵即P阱連接在一起；2區(qū)中有具有一定傾斜角的場板介質(zhì)膜，在2區(qū)中還具有用于減緩表面電場急劇變化的多晶場板片和金屬場板，以及P型柱23 ;2區(qū)中也可以不設(shè)置所述金屬場板。3區(qū)是由P型柱23與由N型硅外延層組成的N型柱交替形成的電壓承擔(dān)區(qū)，其上有介質(zhì)膜，所述P型柱23也即形成于所述終端保護(hù)結(jié)構(gòu)中的P型薄層、所述N型柱也即形成于所述終端保護(hù)結(jié)構(gòu)中的N型薄層；3區(qū)中有金屬場板，3區(qū)中也可以不設(shè)置所述金屬場板；3區(qū)中可以有P型環(huán)24也可以沒有，有P型環(huán)24時該處的P型環(huán)是不與電流流動區(qū)的P型背柵連接相連的(懸浮的);在3區(qū)的最外端有溝道截止環(huán)21，所述溝道截止環(huán)21由N+注入?yún)^(qū)或N+注入?yún)^(qū)再加形成于其上的介質(zhì)或介質(zhì)加上金屬構(gòu)成；在所述P型柱23在四個角處可以有附加的小P型柱22，用以更好的實(shí)現(xiàn)電荷平衡。由圖1可以看出，所述電流流動區(qū)的單元結(jié)構(gòu)即所述P型區(qū)域25和N型區(qū)域都為條形結(jié)構(gòu)；所述終端保護(hù)結(jié)構(gòu)環(huán)繞于所述電流流動區(qū)的外周且所述P型環(huán)24、所述P型柱23和所述溝道截止環(huán)21都呈四方形的環(huán)狀結(jié)構(gòu)，也可以呈四方形的四角有圓弧的環(huán)狀結(jié)構(gòu)。
[0055]如圖2所示，是現(xiàn)有超級結(jié)器件的俯視圖二，和如圖1所示的結(jié)構(gòu)不同之處在于，在所述電流流動區(qū)的單元結(jié)構(gòu)即所述P型區(qū)域25和N型區(qū)域都為四方形結(jié)構(gòu)，即由四方形的所述P型區(qū)域25和N型區(qū)域在二維方向上整齊排列組成所述電流流動區(qū)的單元陣列。所述P型區(qū)域25和N型區(qū)域也能為六邊形、八邊形和其它形狀，所述P型區(qū)域25和N型區(qū)域的排列方式也能在XdP Y方向進(jìn)行一定的錯位；只要保證整個排列是按一定的規(guī)則，進(jìn)行重復(fù)出現(xiàn)就可以。
[0056]圖1和圖2中四角的附加的小P型柱22，可按照局域電荷平衡最佳化的要求來設(shè)計(jì)，如果所述P型柱23的寬度為a，所述P型柱23和所述P型柱23之間的距離也為a，那么所述小P型柱22能采用邊長為0.3?0.5a的方型P型孔。
[0057]現(xiàn)有超級結(jié)MOSFET器件中，在電流流動區(qū)的N型薄層上方都形成有MOSFET器件單元，電流流動區(qū)的N型薄層、P型薄層和MOSFET器件單元完全重復(fù)，例如對一個擊穿電壓為600V即BVds-600V的器件為例:器件的N+硅襯底是均勻的，電阻率為0.001-0.003歐姆.厘米，在N+襯底上淀積厚度為45微米，電阻率為I歐姆.厘米?5歐姆.厘米的均勻摻雜的N型外延硅層或沿縱向雜質(zhì)濃度變化的N型外延硅層；之后形成溝槽，在溝槽中填充P型外延硅層，P型外延硅層可以是沿縱向均勻摻雜的，也可以是沿縱向變化摻雜的，這樣溝槽刻蝕后留下N型薄層和外延填充的P型薄層就構(gòu)成了超級結(jié)器件的交替的P-N薄層將P型薄層和N型薄層；在電流流動區(qū)中，除了接近器件終端的區(qū)域，可能因?yàn)榻K端設(shè)計(jì)和工藝造成一些不同外，所有的器件單元是一致的，在橫向上，P-N薄層的結(jié)構(gòu)是完全重復(fù)的。
[0058]如圖3所示，是本發(fā)明實(shí)施例一超級結(jié)器件的電流流動區(qū)的俯視圖；如圖4所示，是本發(fā)明實(shí)施例一超級結(jié)器件的剖面圖。
[0059]本發(fā)明實(shí)施例一超級結(jié)器件的中間區(qū)域?yàn)殡娏髁鲃訁^(qū)，終端保護(hù)結(jié)構(gòu)環(huán)繞于所述電流流動區(qū)的外周。
[0060]電流流動區(qū)包括多個交替排列的N型薄層和P型薄層4，在所述N型薄層和所述P型薄層4的頂部形成有P阱7，所述N型薄層和所述P型薄層4形成于第一 N型外延硅層2的頂部，所述第一 N型外延娃層2形成于N+娃襯底I上。
[0061]從圖3可以看出，所述P型薄層4對應(yīng)于B1B2、B3B4、B5B6、B7B8等之間的薄層，所述N型薄層對應(yīng)于B0B1、B2B3、B4B5、B6B7、B8B9等之間的薄層，可以看出所述P型薄層4和所述N型薄層都為條形結(jié)構(gòu)且交替排列。
[0062]所述N型薄層包括第一種N型薄層和第二種N型薄層，第一種N型薄層對應(yīng)于圖3中B0B1、B2B3、B6B7、B8B9等之間的較窄薄層；第二種N型薄層對應(yīng)于圖3中B4B5等之間的較寬薄層。
[0063]所述第一種N型薄層包括第一高電阻率部分3n和第一低電阻率部分3a，所述第一高電阻率部分3n為所述第一種N型薄層的中間部分，所述第一低電阻率部分3a位于所述第一高電阻率部分3n的兩側(cè)且和鄰近的所述P型薄層4相接觸。如圖3所示，所述第一高電阻率部分3n為C0D0、C1D1、C3D3和C4D4等之間的部分。所述第一種N型薄層和其鄰近的所述P型薄層4的電荷平衡，較佳為，所述第一種N型薄層的N型載流子數(shù)和所述P型薄層4的P型載流子數(shù)的差值要小于所述第一種N型薄層的N型載流子數(shù)的10%、以及小于所述P型薄層4的P型載流子數(shù)的10%。所述N型薄層和所述P型薄層4之間連接反偏電壓時，第一種N型薄層和其鄰近的所述P型薄層4之間能互相完全橫向耗盡或非完全橫向耗盡，如在反向偏壓達(dá)到50V左右或以上時第一種N型薄層和其鄰近的所述P型薄層4之間就互相完全橫向耗盡或非完全橫向耗盡；非完全橫向耗盡時所述第一種N型薄層或所述P型薄層4的未被橫向耗盡的載流子數(shù)不超過所述第一種N型薄層劑量的10%、以及不超過所述P型薄層4劑量的10%。在較佳實(shí)施例中，所述第一種N型薄層和所述P型薄層4這兩個薄層的電荷平衡要通過調(diào)整他們的橫向?qū)挾群碗s質(zhì)濃度實(shí)現(xiàn)；所述第一種N型薄層作為超級結(jié)器件的薄層，與周圍的所述P型薄層4達(dá)到電荷平衡，一般需要在光刻刻蝕工藝能力許可的范圍內(nèi)，控制所述第一高電阻率部分3η的寬度盡量小如小于0.5微米，以得到優(yōu)化的、低的比導(dǎo)通電阻。
[0064]所述第二種N型薄層包括第二高電阻率部分3w和第二低電阻率部分3a，本發(fā)明實(shí)施例一中所述第一低電阻率部分3a和所述第二低電阻率部分3a具有相同的工藝結(jié)構(gòu)，故采用相同的標(biāo)記表示。所述第二高電阻率部分3w為所述第二種N型薄層的中間部分，所述第二低電阻率部分3a位于所述第二高電阻率部分3w的兩側(cè)且和鄰近的所述P型薄層4相接觸；所述第二高電阻率部分3w和所述第二低電阻率部分3a的電阻率之比大于5:1 ;所述第一高電阻率部分3n和所述第二高電阻率部分3w的電阻率相同，所述第一低電阻率部分3a和所述第二低電阻率部分3a的電阻率相同，所述第二高電阻率部分3w的寬度大于所述第一高電阻率部分3n的寬度。在較佳實(shí)施例中，所述第二高電阻率部分3w的電阻率為45歐姆.厘米，所述第二低電阻率部分3a的電阻率為I歐姆.厘米?5歐姆.厘米。
[0065]所述第二種N型薄層和其鄰近的所述P型薄層4的電荷不平衡，所述N型薄層和所述P型薄層4之間連接反偏電壓的條件下，所述第二低電阻率部分3a能被鄰近的所述P型薄層4完全橫向耗盡，所述第二高電阻率部分3w不被所述P型薄層4完全橫向耗盡，所述第二高電阻率部分3w的未被所述P型薄層4橫向耗盡的部分和所述P阱7之間形成縱向耗盡；在反偏電壓增加時，所述P阱7對所述第二高電阻率部分3w的縱向耗盡的深度增加。
[0066]對于縱向方向，如果所述第二種N型薄層的厚度足夠厚，可以保證器件擊穿時，所述第二高電阻率部分3w沒有完全被耗盡；如果，所述第二種N型薄層的厚度不夠厚，所述第二高電阻率部分3w會在擊穿電壓達(dá)到之前就被耗盡，那么就會截止在所述第一N型外延硅層2的區(qū)域；無論在哪種情況，所述第二高電阻率部分3w區(qū)域的設(shè)計(jì)，都會改善體二極管即所述P型薄層和所述N型薄層形成的二極管的反向恢復(fù)特性，從而改善整個器件的反向恢復(fù)特性；在以上這種器件中，利用所述第二高電阻率部分3w的部分，改善器件的反向恢復(fù)特性；所述第二高電阻率部分3w部分的寬度越大，組分越大，器件的反向恢復(fù)特性越軟，但由于所述第二高電阻率部分3w部分為高電阻率，隨著所述第二高電阻率部分3w的占比增力口，器件的導(dǎo)通電阻會相應(yīng)的提高。
[0067]本發(fā)明實(shí)施例一的所述超級結(jié)器件為超級結(jié)MOSFET器件，在各所述N型薄層頂部都形成有一個MOSFET器件單元，在各所述N型薄層的頂部形成有穿過所述P阱7的柵溝槽，在所述柵溝槽的底部表面和側(cè)面形成有柵介質(zhì)層5、在柵介質(zhì)層5表面形成有填充所述柵溝槽的多晶硅柵6，所述柵介質(zhì)層5為柵氧化層。被所述多晶硅柵6所覆蓋的所述P阱7側(cè)面用于形成縱向溝道，所述縱向溝道的正下方的所述N型薄層為溝道電流分散區(qū)；所述第一種N型薄層的所述溝道電流分散區(qū)位于所述第一低電阻率部分3a。
[0068]所述第二種N型薄層的所述溝道電流分散區(qū)都位于所述第二高電阻率部分3w。
[0069]在所述第一種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱7頂部都形成有由N+區(qū)組成的源區(qū)8。
[0070]在所述第二種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱7頂部都形成有由N+區(qū)組成的源區(qū)8。
[0071]在所述硅襯底I正面形成有層間膜10 ;接觸孔11穿過所述層間膜10并和所述源區(qū)8或所述多晶硅柵6接觸；在所述源區(qū)8頂部的所述接觸孔11底部形成有由P+區(qū)組成的P阱引出區(qū)9，所述P阱引出區(qū)9和所述P阱7相接觸。
[0072]在所述硅襯底I正面形成有正面金屬12，所述正面金屬12分別引出源極和柵極。在所述硅襯底I背面形成有背面金屬13，所述背面金屬13分別引出漏極。
[0073]如圖9所示，是本發(fā)明實(shí)施例二超級結(jié)器件的的剖面圖；和本發(fā)明實(shí)施例一超級結(jié)器件的區(qū)別為:所述第二種N型薄層的所述溝道電流分散區(qū)部分位于所述第二高電阻率部分3w、部分位于所述第二低電阻率部分3a，也即所述多晶硅柵6的一側(cè)的所述溝道電流分散區(qū)位于所述第二高電阻率部分3w、另一側(cè)的所述溝道電流分散區(qū)位于所述第二低電阻率部分3a。
[0074]如圖10所示，是本發(fā)明實(shí)施例三超級結(jié)器件的的剖面圖；和本發(fā)明實(shí)施例一超級結(jié)器件的區(qū)別為:所述第二種N型薄層的所述溝道電流分散區(qū)都位于所述第二低電阻率部分3a。
[0075]如圖11所示，是本發(fā)明實(shí)施例四超級結(jié)器件的的剖面圖；和本發(fā)明實(shí)施例一超級結(jié)器件的區(qū)別為:在所述第二種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱7頂部都未形成有由N+區(qū)組成的源區(qū)8，即所述第二種N型薄層頂部的MOSFET器件單元沒有溝道電流。在另一實(shí)施例中，在所述第二種N型薄層頂部的所述柵溝槽的一側(cè)的所述P阱7頂部形成有由N+區(qū)組成的源區(qū)8、所述柵溝槽的另一側(cè)的所述P阱7頂部未形成有由N+區(qū)組成的源區(qū)8，即所述第二種N型薄層頂部的MOSFET器件單元只有一個溝道電流。
[0076]如圖12所示，是本發(fā)明實(shí)施例五超級結(jié)器件的電流流動區(qū)的俯視圖；和本發(fā)明實(shí)施例一超級結(jié)器件的區(qū)別為:本發(fā)明實(shí)施例五中的所述第二種N型薄層不是完全的一個長條即所述第二種N型薄層的長度比其橫向鄰近的所述第一種N型薄層的長度短，也即所述第二種N型薄層的長度比其長度方向的所述電流流動區(qū)的尺寸要小。所述第二種N型薄層是部分的長條，只占據(jù)器件電流流動區(qū)的一個區(qū)域；所述第二種N型薄層也能分布在多個區(qū)域，中間被所述第一種N型薄層的區(qū)域分開；這樣增加了設(shè)計(jì)的靈活性，能將所有的所述第二種N型薄層排布在非終端的區(qū)域即使所述第二種N型薄層的分布區(qū)域不和所述終端保護(hù)結(jié)構(gòu)鄰接，可以減少終端設(shè)計(jì)的難度，增加器件的均一性和穩(wěn)定性。所述第二種N型薄層在所述電流流動區(qū)中能夠呈均勻分布或不均勻分布。
[0077]另外，參考圖2可知，在其它實(shí)施例中，所述第二種N型薄層的形狀和所述第一種N型薄層的形狀能相同，也能不同，根據(jù)設(shè)計(jì)需要而確定。
[0078]在其它實(shí)施例中，分部在不同區(qū)域的所述第二種N型薄層的所述第二高電阻率部分3w能有一個以上的寬度，這樣進(jìn)一步擴(kuò)大了器件設(shè)計(jì)的可調(diào)整性，只要保證所述第二低電阻率部分3a都能被周圍的P型薄層4在低于所述第二低電阻率部分3a區(qū)域的臨界電場(Ec)達(dá)到前耗盡掉。
[0079]與前所述技術(shù)方案不同的是，電荷流動區(qū)的器件，分部在不同區(qū)域的所述第二種N型薄層的所述第二高電阻率部分3w能有一個以上的寬度，這樣的MOSFET器件單元可以排布在比鄰的區(qū)域，或某一個區(qū)域全部是這樣的器件，這樣可以進(jìn)一步改善反向恢復(fù)特性，只要保證所述第二低電阻率部分3a都能被周圍的P型薄層4在低于所述第二低電阻率部分3a區(qū)域的臨界電場(Ec)達(dá)到前耗盡掉。
[0080]上述實(shí)施例中，由于N型薄層和P型薄層都是在同一溝槽中進(jìn)行淀積，器件的特性與溝槽的深度之間的敏感度下降，進(jìn)一步提高了器件的均一性和一致性。
[0081]如圖13A所示，是反向恢復(fù)曲線的原理圖；圖中ta是在器件在關(guān)斷過程中電流從O增大到最大反向電流的時間，該時間段中的di/dt主要由外部電路的參數(shù)決定，tb是恢復(fù)過程中從最大反向電流減小到電流為O的時間，該時間段的di/dt主要由體內(nèi)二極管的特性決定，軟度系數(shù)為S=tb/ta，低的軟度系數(shù)的(或硬的恢復(fù)特性)器件會導(dǎo)致恢復(fù)過程中很高的di/dt，造成器件高的電壓過沖，器件失效、系統(tǒng)的電磁干擾超標(biāo)等問題。圖13B所示，是本發(fā)明實(shí)施例一的超級結(jié)器件的P型薄層和N型薄層的反向恢復(fù)曲線。曲線17為本發(fā)明實(shí)施例的超級結(jié)器件的體二極管的反向恢復(fù)曲線，曲線18是沒有高電阻率區(qū)域的現(xiàn)有超級結(jié)器件的體二極管的反向恢復(fù)特性，曲線19是采用常規(guī)漂移區(qū)結(jié)構(gòu)的高壓器件的體二極管的反向恢復(fù)特性，可以看出本發(fā)明實(shí)施例的器件的反向恢復(fù)的軟度系數(shù)比沒有高電阻率區(qū)的軟度系數(shù)大，對現(xiàn)有的超級結(jié)器件的體二極管的反向恢復(fù)特性進(jìn)行了改善，但低于采用常規(guī)偏移區(qū)結(jié)構(gòu)的高壓器件的反向恢復(fù)特性。
[0082]本發(fā)明實(shí)施例一超級結(jié)器件的制造方法包括如下步驟:
[0083]步驟一、如圖5所示，在N+硅襯底I上淀積第一 N型外延硅層2。
[0084]步驟二、如圖5所示，在所述第一 N型外延硅層2上淀積形成第二 N型外延硅層3，所述第二 N型外延硅層3的電阻率大于所述第一 N型外延硅層2的電阻率；較佳為，所述第二 N型外延硅層3的電阻率為45歐姆.厘米。所述第二 N型外延硅層3的厚度和后續(xù)形成的電流流動區(qū)的第一種N型薄層的第一高電阻率部分3n和第二種N型薄層的第二高電阻率部分3w的厚度相同。
[0085]步驟三、如圖5所示,在所述第二 N型外延娃層3表面依次淀積第一二氧化娃層31、第二氮化娃層32和第三二氧化娃層33 ;利用光刻刻蝕工藝依次對所述第三二氧化娃層33、所述第二氮化硅層32和所述第一二氧化硅層31形成溝槽圖形掩模。
[0086]步驟四、如圖6所示，以所述溝槽圖形掩模為掩模對所述第二 N型外延硅層3進(jìn)行刻蝕形成多個溝槽，所述溝槽的底部不和所述硅襯底I相連接；超級結(jié)器件的中間區(qū)域?yàn)樗鲭娏髁鲃訁^(qū)，終端保護(hù)結(jié)構(gòu)環(huán)繞于所述電流流動區(qū)的外周；在所述電流流動區(qū)中，各所述溝槽之間的所述第二N型外延硅層3呈薄層結(jié)構(gòu)并分別定義出所述第一高電阻率部分3n和所述第二高電阻率部分3w，所述第二高電阻率部分3w的寬度大于所述第一高電阻率部分3n的寬度；依次將所述溝槽圖形掩模的所述第三二氧化硅層33和所述第二氮化硅層32去除，所述第一二氧化硅層31保留。
[0087]步驟五、如圖7所示，在所述硅襯底I正面淀積形成第三N型外延硅層，所述第三N型硅外延層形成于所述溝槽的底面和側(cè)面，所述第二 N型外延硅層3的電阻率和所述第三N型外延硅層的電阻率之比為5:1，較佳為所述第三N型外延硅層的電阻率的電阻率為I歐姆.厘米?5歐姆.厘米。在所述電流流動區(qū)中，形成于所述第一高電阻率部分3η的兩側(cè)面的所述第三N型硅外延層組成第一低電阻率部分3a，所述第一高電阻率部分3n和所述第一低電阻率部分3a組成第一種N型薄層；在所述電流流動區(qū)中，形成于所述第二高電阻率部分3w的兩側(cè)面的所述第三N型硅外延層組成第二低電阻率部分3a，所述第二高電阻率部分3w和所述第二低電阻率部分3a組成第二種N型薄層；由所述第一種N型薄層和所述第二種N型薄層組成所述電流流動區(qū)的N型薄層。
[0088]步驟六、如圖7所示，在所述硅襯底I正面淀積形成第四P型外延硅層，所述第四P型外延硅層和所述第三N型外延硅層接觸并將所述溝槽完全填滿；將所述溝槽頂部表面的硅和氧化硅都去除。
[0089]在所述電流流動區(qū)中，由填充于所述溝槽中的所述第四P型外延硅層組成P型薄層4，所述電流流動區(qū)中的所述P型薄層4和所述N型薄層呈交替排列結(jié)構(gòu)。
[0090]所述第一種N型薄層和其鄰近的所述P型薄層4的電荷平衡，較佳為，所述第一種N型薄層的N型載流子數(shù)和所述P型薄層4的P型載流子數(shù)的差值要小于所述第一種N型薄層的N型載流子數(shù)的10%、以及小于所述P型薄層4的P型載流子數(shù)的10%。所述N型薄層和所述P型薄層4之間連接反偏電壓時，第一種N型薄層和其鄰近的所述P型薄層4之間能互相完全橫向耗盡或非完全橫向耗盡，非完全橫向耗盡時所述第一種N型薄層或所述P型薄層4的未被橫向耗盡的載流子數(shù)不超過所述第一種N型薄層劑量的10%、以及不超過所述P型薄層4劑量的10%。
[0091]所述第二種N型薄層和其鄰近的所述P型薄層4的電荷不平衡，所述N型薄層和所述P型薄層4之間連接反偏電壓的條件下，所述第二低電阻率部分3a能被鄰近的所述P型薄層4完全橫向耗盡，所述第二高電阻率部分3w不被所述P型薄層4完全橫向耗盡。
[0092]步驟七、如圖4所示，在所述N型薄層和所述P型薄層4的頂部形成P阱7。所述P阱7的形成工藝放在步驟二形成所述第二 N型外延硅層之后、步驟三淀積所述第一二氧化硅層、所述第二氮化硅層和所述第三二氧化硅層之前進(jìn)行，或者所述P阱7的形成工藝放置在步驟六形成所述P型薄層4和所述N型薄層之后進(jìn)行。
[0093]所述N型薄層和所述P型薄層4之間連接反偏電壓時，所述第二高電阻率部分3w的未被所述P型薄層4橫向耗盡的部分和所述P阱7之間形成縱向耗盡；在反偏電壓增加時，所述P阱7對所述第二高電阻率部分3w的縱向耗盡的深度增加。
[0094]步驟八、如圖4所示，采用光刻刻蝕工藝在所述電流流動區(qū)的所述N型薄層的頂部形成柵溝槽，所述柵溝槽穿過所述P阱7。
[0095]步驟九、如圖4所示，依次淀積柵介質(zhì)層5和多晶硅柵6，所述柵介質(zhì)層5覆蓋在所述柵溝槽的底部表面和側(cè)面以及外部，所述多晶硅柵6形成于所述柵介質(zhì)層5表面并將所述柵溝槽完全填充，去除所述柵溝槽外部的所述柵介質(zhì)層5和所述多晶硅柵6，由填充于所述柵溝槽內(nèi)部的所述柵介質(zhì)層5和所述多晶硅柵6組成所述超級結(jié)MOSFET器件的柵極結(jié)構(gòu)。
[0096]被所述多晶硅柵6所覆蓋的所述P阱7側(cè)面用于形成縱向溝道，所述縱向溝道的正下方的所述N型薄層為溝道電流分散區(qū)；所述第一種N型薄層的所述溝道電流分散區(qū)位于所述第一低電阻率部分3a。
[0097]所述第二種N型薄層的所述溝道電流分散區(qū)都位于所述第二高電阻率部分3w。
[0098]步驟十、如圖4所示，進(jìn)行N+離子注入形成源區(qū)8 ;在所述第一種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱7頂部都形成有所述源區(qū)8。
[0099]在所述第二種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱7頂部都形成有所述源區(qū)8。
[0100]步驟十一、如圖4所示，在形成了源區(qū)8的所述硅襯底I正面形成層間膜10 ;采用光刻刻蝕工藝形成接觸孔11，所述接觸孔11穿過所述層間膜10并和所述源區(qū)8或所述多晶硅柵6接觸；進(jìn)行P+離子注入形成P阱引出區(qū)9，所述P阱引出區(qū)9位于和所述源區(qū)8相接觸的所述接觸孔11底部，所述P阱引出區(qū)9和所述P阱7相接觸。
[0101]步驟十二、如圖4所示，淀積正面金屬12并對所述正面金屬12進(jìn)行光刻刻蝕分別形成源極和柵極；從背面對所述硅襯底I進(jìn)行減薄，進(jìn)行背面金屬13化形成漏極。
[0102]以上通過具體實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種超級結(jié)器件，超級結(jié)器件的中間區(qū)域?yàn)殡娏髁鲃訁^(qū)，終端保護(hù)結(jié)構(gòu)環(huán)繞于所述電流流動區(qū)的外周；其特征在于: 電流流動區(qū)包括多個交替排列的N型薄層和P型薄層，在所述N型薄層和所述P型薄層的頂部形成有P阱； 所述N型薄層包括第一種N型薄層和第二種N型薄層； 所述第一種N型薄層包括第一高電阻率部分和第一低電阻率部分，所述第一高電阻率部分為所述第一種N型薄層的中間部分，所述第一低電阻率部分位于所述第一高電阻率部分的兩側(cè)且和鄰近的所述P型薄層相接觸； 所述第一種N型薄層和其鄰近的所述P型薄層的電荷平衡，且所述第一種N型薄層的N型載流子數(shù)和所述P型薄層的P型載流子數(shù)的差值要小于等于所述第一種N型薄層的N型載流子數(shù)的10%、以及小于等于所述P型薄層的P型載流子數(shù)的10% ;所述N型薄層和所述P型薄層之間連接反偏電壓時，第一種N型薄層和其鄰近的所述P型薄層之間能互相完全橫向耗盡或非完全橫向耗盡，非完全橫向耗盡時所述第一種N型薄層或所述P型薄層的未被橫向耗盡的載流子數(shù)不超過所述第一種N型薄層劑量的10%、以及不超過所述P型薄層劑量的10% ； 所述第二種N型薄層包括第二高電阻率部分和第二低電阻率部分，所述第二高電阻率部分為所述第二種N型薄層的中間部分，所述第二低電阻率部分位于所述第二高電阻率部分的兩側(cè)且和鄰近的所述P型薄層相接觸；所述第二高電阻率部分和所述第二低電阻率部分的電阻率之比大于5:1 ;所述第一高電阻率部分和所述第二高電阻率部分的電阻率相同，所述第一低電阻率部分和所述第二低電阻率部分的電阻率相同，所述第二高電阻率部分的寬度大于所述第一高電阻率部分的寬度； 所述第二種N型薄層和其鄰近的所述P型薄層的電荷不平衡，所述N型薄層和所述P型薄層之間連接反偏電壓的條件下、所述第二低電阻率部分能被鄰近的所述P型薄層完全橫向耗盡，所述第二高電阻率部分不能被所述P型薄層完全橫向耗盡，所述第二高電阻率部分的未被所述P型薄層橫向耗盡的部分和所述P阱之間形成縱向耗盡；在反偏電壓增加時，所述P阱對所述第二高電阻率部分的縱向耗盡的深度增加。
2.如權(quán)利要求1所述的超級結(jié)器件，其特征在于:所述超級結(jié)器件為超級結(jié)MOSFET器件，在各所述N型薄層的頂部形成有穿過所述P阱的柵溝槽，在所述柵溝槽的底部表面和側(cè)面形成有柵介質(zhì)層、在柵介質(zhì)層表面形成有填充所述柵溝槽的多晶硅柵，被所述多晶硅柵所覆蓋的所述P阱側(cè)面用于形成縱向溝道，所述縱向溝道的正下方的所述N型薄層為溝道電流分散區(qū)；所述第一種N型薄層的所述溝道電流分散區(qū)位于所述第一低電阻率部分； 所述第二種N型薄層的所述溝道電流分散區(qū)都位于所述第二低電阻率部分；或者所述第二種N型薄層的所述溝道電流分散區(qū)都位于所述第二高電阻率部分；或者所述第二種N型薄層的所述溝道電流分散區(qū)部分位于所述第二高電阻率部分、部分位于所述第二低電阻率部分。
3.如權(quán)利要求2所述的超級結(jié)器件，其特征在于:在所述第一種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱頂部都形成有由N+區(qū)組成的源區(qū)； 在所述第二種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱頂部都形成有由N+區(qū)組成的源區(qū)；或者，在所述第二種N型薄層頂部的所述柵溝槽的一側(cè)的所述P阱頂部形成有由N+區(qū)組成的源區(qū)、所述柵溝槽的另一側(cè)的所述P阱頂部未形成有由N+區(qū)組成的源區(qū)；或者，在所述第二種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱頂部都未形成有由N+區(qū)組成的源區(qū)。
4.如權(quán)利要求1所述的超級結(jié)器件，其特征在于:在俯視面上，所述第二種N型薄層的形狀和所述第一種N型薄層的形狀相同或者不同。
5.如權(quán)利要求1所述的超級結(jié)器件，其特征在于:在俯視面上，所述第二種N型薄層在所述電流流動區(qū)中呈均勻分布或不均勻分布。
6.如權(quán)利要求1所述的超級結(jié)器件，其特征在于:所述第二種N型薄層的分布區(qū)域不和所述終端保護(hù)結(jié)構(gòu)鄰接。
7.一種超級結(jié)器件的制造方法，其特征在于，包括如下步驟: 步驟一、在N+硅襯底上淀積第一 N型外延硅層； 步驟二、在所述第一 N型外延硅層上淀積形成第二 N型外延硅層，所述第二 N型外延硅層的電阻率大于所述第一 N型外延硅層的電阻率；所述第二 N型外延硅層的厚度和后續(xù)形成的電流流動區(qū)的第一種N型薄層的第一高電阻率部分和第二種N型薄層的第二高電阻率部分的厚度相同； 步驟三、在所述第二 N型外延硅層表面依次淀積第一二氧化硅層、第二氮化硅層和第三二氧化硅層；利用光刻刻蝕工藝依次對所述第三二氧化硅層、所述第二氮化硅層和所述第一二氧化硅層形成溝槽圖形掩模； 步驟四、以所述溝槽圖形掩模為掩模對所述第二 N型外延硅層進(jìn)行刻蝕形成多個溝槽，所述溝槽的底部不和所述硅襯底相連接；超級結(jié)器件的中間區(qū)域?yàn)樗鲭娏髁鲃訁^(qū)，終端保護(hù)結(jié)構(gòu)環(huán)繞于所述電流流動區(qū)的外周；在所述電流流動區(qū)中，各所述溝槽之間的所述第二 N型外延硅層呈薄層結(jié)構(gòu)并分別定義出所述第一高電阻率部分和所述第二高電阻率部分，所述第二高電阻率部分的寬度大于所述第一高電阻率部分的寬度；依次將所述溝槽圖形掩模的所述第三二氧化硅層和所述第二氮化硅層去除，所述第一二氧化硅層保留； 步驟五、在所述硅襯底正面淀積形成第三N型外延硅層，所述第三N型硅外延層形成于所述溝槽的底面和側(cè)面，所述第二 N型外延硅層的電阻率和所述第三N型外延硅層的電阻率之比大于5:1 ;在所述電流流動區(qū)中，形成于所述第一高電阻率部分的兩側(cè)面的所述第三N型硅外延層組成第一低電阻率部分，所述第一高電阻率部分和所述第一低電阻率部分組成第一種N型薄層；在所述電流流動區(qū)中，形成于所述第二高電阻率部分的兩側(cè)面的所述第三N型硅外延層組成第二低電阻率部分，所述第二高電阻率部分和所述第二低電阻率部分組成第二種N型薄層；由所述第一種N型薄層和所述第二種N型薄層組成所述電流流動區(qū)的N型薄層； 步驟六、在所述硅襯底正面淀積形成第四P型外延硅層，所述第四P型外延硅層和所述第三N型外延硅層接觸并將所述溝槽完全填滿；將所述溝槽頂部表面的硅和氧化硅都去除； 在所述電流流動區(qū)中，由填充于所述溝槽中的所述第四P型外延硅層組成P型薄層，所述電流流動區(qū)中的所述P型薄層和所述N型薄層呈交替排列結(jié)構(gòu)； 所述第一種N型薄層和其鄰近的所述P型薄層的電荷平衡，且所述第一種N型薄層的N型載流子數(shù)和所述P型薄層的P型載流子數(shù)的差值要小于等于所述第一種N型薄層的N型載流子數(shù)的10%、以及小于等于所述P型薄層的P型載流子數(shù)的10% ;所述N型薄層和所述P型薄層之間連接反偏電壓時，第一種N型薄層和其鄰近的所述P型薄層之間能互相完全橫向耗盡或非完全橫向耗盡，非完全橫向耗盡時所述第一種N型薄層或所述P型薄層的未被橫向耗盡的載流子數(shù)不超過所述第一種N型薄層劑量的10%、以及不超過所述P型薄層劑量的10% ； 所述第二種N型薄層和其鄰近的所述P型薄層的電荷不平衡，所述N型薄層和所述P型薄層之間連接反偏電壓的條件下、所述第二低電阻率部分能被鄰近的所述P型薄層完全橫向耗盡，所述第二高電阻率部分不能被所述P型薄層完全橫向耗盡； 步驟七、形成P阱，所述P阱位于所述N型薄層和所述P型薄層的頂部；所述N型薄層和所述P型薄層之間連接反偏電壓時，所述第二高電阻率部分的未被所述P型薄層橫向耗盡的部分和所述P阱之間形成縱向耗盡；在反偏電壓增加時，所述P阱對所述第二高電阻率部分的縱向耗盡的深度增加；所述P阱的形成工藝放在步驟二形成所述第二 N型外延硅層之后、步驟三淀積所述第一二氧化硅層、所述第二氮化硅層和所述第三二氧化硅層之前進(jìn)行，或者所述P阱的形成工藝放置在步驟六形成所述P型薄層和所述N型薄層之后進(jìn)行。
8.如權(quán)利要求7所述的方法，其特征在于，所述超級結(jié)器件為超級結(jié)MOSFET器件，還包括如下步驟: 步驟八、采用光刻刻蝕工藝在所述電流流動區(qū)的所述N型薄層的頂部形成柵溝槽，所述柵溝槽穿過所述P阱； 步驟九、依次淀積柵介質(zhì)層和多晶硅柵，所述柵介質(zhì)層覆蓋在所述柵溝槽的底部表面和側(cè)面以及外部，所述多晶硅柵形成于所述柵介質(zhì)層表面并將所述柵溝槽完全填充，去除所述柵溝槽外部的所述柵介質(zhì)層和所述多晶硅柵，由填充于所述柵溝槽內(nèi)部的所述柵介質(zhì)層和所述多晶硅柵組成所述超級結(jié)MOSFET器件的柵極結(jié)構(gòu)； 被所述多晶硅柵所覆蓋的所述P阱側(cè)面用于形成縱向溝道，所述縱向溝道的正下方的所述N型薄層為溝道電流分散區(qū)；所述第一種N型薄層的所述溝道電流分散區(qū)位于所述第一低電阻率部分； 所述第二種N型薄層的所述溝道電流分散區(qū)都位于所述第二低電阻率部分；或者所述第二種N型薄層的所述溝道電流分散區(qū)都位于所述第二高電阻率部分；或者所述第二種N型薄層的所述溝道電流分散區(qū)部分位于所述第二高電阻率部分、部分位于所述第二低電阻率部分。
9.如權(quán)利要求8所述的方法，其特征在于，還包括如下步驟: 步驟十、進(jìn)行N+離子注入形成源區(qū)；在所述第一種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱頂部都形成有所述源區(qū)； 在所述第二種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱頂部都形成有所述源區(qū)；或者，在所述第二種N型薄層頂部的所述柵溝槽的一側(cè)的所述P阱頂部形成有所述源區(qū)、所述柵溝槽的另一側(cè)的所述P阱頂部未形成有所述源區(qū)；或者，在所述第二種N型薄層頂部的所述柵溝槽的兩側(cè)的所述P阱頂部都未形成有所述源區(qū)； 步驟十一、在形成了源區(qū)的所述硅襯底正面形成層間膜；采用光刻刻蝕工藝形成接觸孔，所述接觸孔穿過所述層間膜并和所述源區(qū)或所述多晶硅柵接觸；進(jìn)行P+離子注入形成P阱引出區(qū)，所述P阱引出區(qū)位于和所述源區(qū)相接觸的所述接觸孔底部，所述P阱引出區(qū)和所述P阱相接觸； 步驟十二、淀積正面金屬并對所述正面金屬進(jìn)行光刻刻蝕分別形成源極和柵極；從背面對所述硅襯底進(jìn)行減薄，進(jìn)行背面金屬化形成漏極。
【文檔編號】H01L29/78GK104425600SQ201310380359
【公開日】2015年3月18日 申請日期:2013年8月28日 優(yōu)先權(quán)日:2013年8月28日
【發(fā)明者】肖勝安 申請人:上海華虹宏力半導(dǎo)體制造有限公司