浮柵晶體管陣列及其制備方法
【專利摘要】本發(fā)明涉及一種浮柵晶體管陣列，陣列中每行包括第一選擇晶體管、第二選擇晶體管以及多個(gè)以源、漏極依次銜接的浮柵晶體管，第一選擇晶體管的源極連接多個(gè)浮柵晶體管中首個(gè)浮柵晶體管的漏極、其漏極連接VDD，第二選擇晶體管的源極連接地、其漏極連接多個(gè)浮柵晶體管中末個(gè)浮柵晶體管的源極，其中，多個(gè)浮柵晶體管中每?jī)蓚€(gè)浮柵晶體管共用一有源區(qū)。其提高了陣列密度，有效提高了閃存存儲(chǔ)容量。
【專利說明】浮柵晶體管陣列及其制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體加工制造【技術(shù)領(lǐng)域】，更具體地說，涉及一種浮柵晶體管陣列及其制備方法。
【背景技術(shù)】
[0002]閃存(Flash Memory)是一種長(zhǎng)壽命的非易失性的存儲(chǔ)器，通常被用來保存設(shè)置信息，如在電腦的BIOS (基本輸入輸出程序)、PDA (個(gè)人數(shù)字助理)、數(shù)碼相機(jī)中保存資料等。
[0003]閃存一般以多個(gè)浮柵晶體管(Floating Gate Transistor)構(gòu)成浮柵晶體管陣列來存儲(chǔ)信息，浮柵晶體管的信息存儲(chǔ)原理是通過熱電子注入或者FN隧穿效應(yīng)使電子作為信息的載體存儲(chǔ)在浮柵的多晶硅中。當(dāng)電子注入并存儲(chǔ)于浮柵中時(shí)，代表信息“0”，當(dāng)電子從浮柵中被擦除時(shí)，代表信息“I”。一種浮柵晶體管的結(jié)構(gòu)如圖1所示，其包括P肼區(qū)、以N型摻雜的一源極區(qū)、一漏極區(qū)、從襯底表面逐層分布的硅氧化物構(gòu)成的第一絕緣層、浮柵層、第二絕緣層和控制柵。
[0004]NOR和NAND是兩種不同的非易失性存儲(chǔ)器單元陣列結(jié)構(gòu)。NOR型閃存的基本存儲(chǔ)單元是bit，用戶可以隨機(jī)訪問任何一個(gè)bit的信息，常用于存儲(chǔ)代碼；NAND型閃存的基本存儲(chǔ)單元是頁(yè)(Page )，并以塊(sector )為單位進(jìn)行擦除操作，一般用于存儲(chǔ)大量數(shù)據(jù)。
[0005]現(xiàn)在閃存技術(shù)遇到的一個(gè)挑戰(zhàn)是存儲(chǔ)容量的限制一以現(xiàn)有技術(shù)在閃存結(jié)構(gòu)上增加存儲(chǔ)容量變得越來越困難。如何采用新的技術(shù)和結(jié)構(gòu)來突破存儲(chǔ)容量的極限對(duì)業(yè)界來說是一個(gè)極為重要的研究課題。
[0006]如圖2所示，傳統(tǒng)的浮柵晶體管陣列中的一行包括例如8個(gè)浮柵晶體管(為簡(jiǎn)便起見，僅標(biāo)示出其中兩個(gè)浮柵晶體管Tl、T2)和2個(gè)選擇晶體管GSL、SSL，該8個(gè)浮柵晶體管呈直線式分布，每個(gè)浮柵晶體管具有獨(dú)立的有源區(qū)，占用面積較大。如果需要增加閃存存儲(chǔ)容量的話，就需要將這種結(jié)構(gòu)疊加在原先的結(jié)構(gòu)上，致使工藝成本不斷增加。為了增大NAND閃存的存儲(chǔ)容量，一種途徑是增加堆棧，另一種則是在工藝中盡可能把閃存單元做小，來增加浮柵晶體管陣列的密度。增加堆棧層數(shù)會(huì)使閃存的體積不斷膨脹，而將閃存單元的尺寸縮小并不容易。在將閃存單元關(guān)鍵尺寸越做越小的過程中，會(huì)與一般的MOSFET出現(xiàn)同樣的短溝道效應(yīng)，而在閃存器件中該效應(yīng)導(dǎo)致的閾值電壓漂移會(huì)直接導(dǎo)致編程或擦除的失敗，進(jìn)而導(dǎo)致信息存儲(chǔ)的錯(cuò)誤。
[0007]另一方面，硅納米線晶體管是一種新型器件結(jié)構(gòu)，它是集成電路發(fā)展路線圖22納米技術(shù)節(jié)點(diǎn)下最有希望的競(jìng)爭(zhēng)者之一。目前國(guó)內(nèi)外初步報(bào)道的硅納米線結(jié)構(gòu)晶體管擁有優(yōu)異的亞閾值特性、載流子遷移率以及關(guān)態(tài)特性，能夠很好的抑制短溝道效應(yīng)。較之傳統(tǒng)的體硅平面器件，一維準(zhǔn)彈道輸運(yùn)的納米線MOSFET表現(xiàn)出很強(qiáng)的縮小尺寸優(yōu)勢(shì)，如果其現(xiàn)有的一些制造技術(shù)中的問題得到逐步解決，納米線晶體管對(duì)實(shí)現(xiàn)半導(dǎo)體路線圖的既定目標(biāo)將表現(xiàn)出極大的潛力。
[0008]硅納米線的制備技術(shù)按其導(dǎo)電溝道平行或垂直于襯底分為平面和垂直兩種。垂直型的一個(gè)主要的優(yōu)勢(shì)在于其溝道長(zhǎng)度不是靠光刻來定義，而是使用像外延生長(zhǎng)技術(shù)或者層沉積技術(shù)(layer deposition)這樣的能夠在納米級(jí)尺度很好的控制膜厚的技術(shù)來定義。
[0009]目前，業(yè)內(nèi)需要一種可有效提高閃存存儲(chǔ)容量的浮柵晶體管陣列及其制備方法。

【發(fā)明內(nèi)容】

[0010]本發(fā)明的一個(gè)目的在于提供一種浮柵晶體管陣列，其可有效提高閃存存儲(chǔ)容量。
[0011]為實(shí)現(xiàn)上述目的，本發(fā)明一技術(shù)方案如下:
[0012]一種浮柵晶體管陣列，陣列中每行包括第一選擇晶體管、第二選擇晶體管以及多個(gè)以源、漏極依次銜接的浮柵晶體管，第一選擇晶體管的源極連接多個(gè)浮柵晶體管中首個(gè)浮柵晶體管的漏極、其漏極連接VDD，第二選擇晶體管的源極連接地、其漏極連接多個(gè)浮柵晶體管中末個(gè)浮柵晶體管的源極，其中，多個(gè)浮柵晶體管中每?jī)蓚€(gè)浮柵晶體管共用一有源區(qū)。
[0013]優(yōu)選地，有源區(qū)由硅納米線制成。
[0014]優(yōu)選地，第一、第二選擇晶體管分別位于該多個(gè)浮柵晶體管的兩側(cè)。
[0015]本發(fā)明的另一目的在于提供一種浮柵晶體管陣列的制備方法。
[0016]為實(shí)現(xiàn)上述目的，本發(fā)明另一技術(shù)方案如下:
[0017]一種浮柵晶體管陣列的制備方法，包括如下步驟:a)、提供SOI襯底；b)、在襯底上形成多條均勻分布的圓柱形硅納米線；c)、在每條硅納米線上間隔一定距離分別形成兩個(gè)浮柵晶體管，該兩個(gè)浮柵晶體管分別以該硅納米線為有源區(qū)；d)、在襯底端部分別形成兩選擇晶體管；e)、在襯底上沉積一介質(zhì)層以對(duì)各硅納米線進(jìn)行電隔離，介質(zhì)層高度低于硅納米線的高度；f)、通過光刻工藝，在襯底的相應(yīng)區(qū)域上沉積一層金屬覆蓋該區(qū)域內(nèi)的硅納米線，以使各硅納米線以及選擇晶體管互連，形成浮柵晶體管陣列中的一行；g)、在該行的基礎(chǔ)上依次形成其他各行，以形成浮柵晶體管陣列。
[0018]優(yōu)選地，步驟c)具體包括:cl)、對(duì)每條硅納米線的第一部、第二部與第三部分別進(jìn)行N型摻雜，第一部位于硅納米線的底部，第三部位于硅納米線的頂部，第二部位于第一部與第三部之間，并分別與第一部與第三部間隔一間距；c2)、通過進(jìn)行沉積工藝與刻蝕工藝，在每條硅納米線上的第一部與第二部之間的部分、以及第二部與第三部之間的部分分別形成兩個(gè)浮柵晶體管。
[0019]本發(fā)明還提供一種閃存結(jié)構(gòu)，其基于如上所述的浮柵晶體管陣列制備形成。
[0020]本發(fā)明提供的浮柵晶體管陣列及其制備方法，引入了硅納米線工藝，將兩個(gè)浮柵晶體管形成于同一有源區(qū)之上，提高了陣列密度，有效提高了閃存存儲(chǔ)容量。其避免了浮柵晶體管的短溝道效應(yīng)，提升了產(chǎn)品良率。該制備方法實(shí)施簡(jiǎn)單便利，適合在行業(yè)內(nèi)推廣應(yīng)用。
【專利附圖】

【附圖說明】
[0021]圖1示出現(xiàn)有技術(shù)中一種浮柵晶體管結(jié)構(gòu)示意圖；
[0022]圖2示出現(xiàn)有技術(shù)中浮柵晶體管陣列中一行的結(jié)構(gòu)示意圖；
[0023]圖3示出本發(fā)明第一實(shí)施例提供的浮柵晶體管陣列中一行的結(jié)構(gòu)示意圖；
[0024]圖4示出本發(fā)明第一實(shí)施例提供的形成于硅納米線上的浮柵晶體管的浮柵結(jié)構(gòu)示意圖；[0025]圖5示出本發(fā)明第二實(shí)施例提供的浮柵晶體管陣列制備方法流程示意圖；
[0026]圖6A-6E示出本發(fā)明第二實(shí)施例提供的浮柵晶體管陣列制備方法中各步驟下的器件結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0027]下面結(jié)合附圖，對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步的詳細(xì)說明。
[0028]需要說明的是，浮柵晶體管陣列中的每行或每列均可以包含任意多個(gè)浮柵晶體管，本發(fā)明的實(shí)施例中僅以每行包含8個(gè)浮柵晶體管為例進(jìn)行說明。
[0029]如圖3所示，本發(fā)明第一實(shí)施例提供的浮柵晶體管陣列，可用于制造閃存存儲(chǔ)器，該陣列中的每行均包括第一選擇晶體管、第二選擇晶體管以及8個(gè)浮柵晶體管，該8個(gè)浮柵晶體管以源、漏極依次銜接(例如，浮柵晶體管Tl的源極與浮柵晶體管T2的漏極連接)，第一選擇晶體管SSL的源極連接首個(gè)浮柵晶體管Tl的漏極、其漏極連接VDD，第二選擇晶體管GSL源極連接地、其漏極連接末個(gè)浮柵晶體管T8的源極，其中，該8個(gè)浮柵晶體管中每?jī)蓚€(gè)浮柵晶體管，例如第一、第二浮柵晶體管Tl、T2，共用一有源區(qū)。
[0030]具體地，第一、第二浮柵晶體管T1、T2共用的有源區(qū)由一條硅納米線制成。對(duì)于其他共用同一有源區(qū)的任一對(duì)浮柵晶體管，類似地，它們的有源區(qū)也分別由硅納米線制成。
[0031]對(duì)于浮柵晶體管陣列中的一行，因其中每?jī)蓚€(gè)浮柵晶體管以同一條硅納米線作為有源區(qū)，從而呈垂直式分布，整行浮柵晶體管分成上下兩層。在水平面上，圖2示出的現(xiàn)有技術(shù)中的浮柵晶體管陣列分布有8個(gè)浮柵晶體管，圖3示出的本發(fā)明第一實(shí)施例提供的浮柵晶體管陣列僅分布4個(gè)浮柵晶體管，因而，該實(shí)施例提供的浮柵晶體管陣列結(jié)構(gòu)，減小了占用的面積，在相同體積的陣列中，分布了更多數(shù)量的浮柵晶體管，陣列密度顯著提升，因而存儲(chǔ)容量同時(shí)獲得提升。
[0032]進(jìn)一步地，如圖4所示，浮柵晶體管以一硅納米線20作為有源區(qū)，浮柵從里到外分別包括第一氧化層301、浮柵層302、第二氧化層303和控制柵304，其材料分別為硅氧化物、多晶硅、硅氧化物和多晶硅。
[0033]進(jìn)一步地，第一、第二選擇晶體管SSL、GSL分別位于該8個(gè)浮柵晶體管的兩側(cè)。
[0034]上述第一實(shí)施例中提供的浮柵晶體管陣列結(jié)構(gòu)，提高了陣列密度，有效提高了閃存存儲(chǔ)容量。此外，其避免了浮柵晶體管的短溝道效應(yīng)，提升了產(chǎn)品良率。
[0035]如圖5所示，本發(fā)明第二實(shí)施例提供一種浮柵晶體管陣列的制備方法，其包括如下步驟:
[0036]步驟S10、提供SOI襯底。
[0037]該實(shí)施例中采用的襯底為SOI (Silicon-On-1nsulator)襯底，即頂層娃和背襯底之間引入一層埋氧化層，可對(duì)短溝道效應(yīng)形成明顯的抑制作用。
[0038]步驟S11、在襯底上形成多條均勻分布的圓柱形硅納米線。
[0039]具體地，該步驟中，采用自頂向下的方法形成多條均勻分布在SOI襯底10上的硅納米線20。其長(zhǎng)度例如為30nm。此時(shí)，襯底結(jié)構(gòu)如圖6A所示。
[0040]步驟S12、在每條硅納米線上間隔一定距離分別形成兩個(gè)浮柵晶體管。
[0041]具體地，該步驟又可進(jìn)一步細(xì)化為如下兩個(gè)分步驟:
[0042]分步驟Cl)、對(duì)每條硅納米線的第一部201、第二部202與第三部203分別進(jìn)行N型摻雜；
[0043]其中，第一部201位于硅納米線的底部，第三部203位于硅納米線的頂部，第二部202位于第一部與第三部之間，并分別與第一部201與第三部203間隔一間距，該間距用于在后續(xù)步驟中形成浮柵晶體管。
[0044]進(jìn)一步地，通過向硅納米線20的第一部201、第二部202與第三部203分別注入P離子以實(shí)現(xiàn)N型摻雜，其中，P離子注入濃度是Ie20/Cm_3，在離子注入后進(jìn)行1000°C的退火工藝，以使注入的離子能夠均勻分布并且被激活。
[0045]分步驟c2)、通過進(jìn)行沉積工藝與刻蝕工藝，在每條硅納米線20上的第一部201與第二部202之間的部分、以及第二部202與第三部203之間的部分分別形成兩個(gè)浮柵晶體管31、32，此時(shí)襯底10上的器件結(jié)構(gòu)如圖6C所示。
[0046]其中，單個(gè)浮柵晶體管的制備工藝與現(xiàn)有技術(shù)中相同，通過一系列的沉積、刻蝕工藝以及平坦化、光刻等工藝形成，在此不再展開。
[0047]浮柵晶體管31、32的浮柵結(jié)構(gòu)從里層到外層分別為第一氧化層301、浮柵層302、第二氧化層303和控制柵304，請(qǐng)結(jié)合圖4所示。
[0048]具體地，第一氧化層301、浮柵層302、第二氧化層303和控制柵304的材料分別為硅氧化物、多晶硅、硅氧化物和多晶硅，厚度分別為5nm、50nm、8nm和80nm。
[0049]進(jìn)一步地，第一氧化層301、浮柵層302、第二氧化層303和控制柵304均以低壓化學(xué)氣相沉積方法沉積形成。
[0050]在該步驟S12之后，浮柵晶體管31、32形成于同一硅納米線20上，并以該硅納米線作為有源區(qū)，浮柵晶體管31、32呈垂直分布；其他浮柵晶體管以類似的方式形成。這種結(jié)構(gòu)提升了浮柵晶體管陣列的密度，從而增加了單位體積內(nèi)的信息存儲(chǔ)容量。
[0051]步驟S13、在襯底端部分別形成兩選擇晶體管。
[0052]具體地，該兩選擇晶體管SSL、GSL均為普通的CMOS晶體管，以現(xiàn)有技術(shù)中提供的CMOS晶體管制備方法即可形成。(為簡(jiǎn)便起見，附圖6A-6E中未示出選擇晶體管SSL、GSL)
[0053]步驟S14、在襯底上沉積一介質(zhì)層以對(duì)各硅納米線進(jìn)行電隔離。
[0054]具體地，如圖6D所示，沉積一介質(zhì)層40以對(duì)各硅納米線20進(jìn)行電隔離，介質(zhì)層40的厚度應(yīng)覆蓋住各浮柵晶體管，但介質(zhì)層高度應(yīng)低于硅納米線20的高度。
[0055]進(jìn)一步地，采用高密度等離子體化學(xué)氣相沉積方法沉積該介質(zhì)層40，其材料為硅氧化物。
[0056]步驟S15、在襯底相應(yīng)區(qū)域上沉積一層金屬覆蓋該區(qū)域內(nèi)的硅納米線，以使各硅納米線以及選擇晶體管互連。
[0057]如圖6E所示，該步驟S15中，通過光刻工藝，在襯底10上位于第二條硅納米線21和第三條硅納米線22之間的區(qū)域沉積一金屬層50，金屬層50的厚度覆蓋該兩條硅納米線21、22，使各條硅納米線以及選擇晶體管SSL、GSL互連，從而形成浮柵晶體管陣列中的一行。
[0058]步驟S16、在該行的基礎(chǔ)上依次形成其他各行，以形成浮柵晶體管陣列。
[0059]該第二實(shí)施例提供的浮柵晶體管陣列制備方法，避免了浮柵晶體管的短溝道效應(yīng)，提升了產(chǎn)品良率；且該制備方法實(shí)施簡(jiǎn)單便利，適合在行業(yè)內(nèi)推廣應(yīng)用。
[0060]本發(fā)明第三實(shí)施例提供一種閃存結(jié)構(gòu)，其基于如上第一實(shí)施例中提供的浮柵晶體管陣列制備形成，或者，其以第二實(shí)施例中提供的浮柵晶體管陣列制備方法而形成。
[0061]具體地，該閃存為NAND型閃存。
[0062]該閃存結(jié)構(gòu)具有更高的陣列密度，從而相同體積下，其相對(duì)于現(xiàn)有技術(shù)中的閃存，
存儲(chǔ)容量獲得顯著提高。
[0063]以上所述的僅為本發(fā)明的優(yōu)選實(shí)施例，所述實(shí)施例并非用以限制本發(fā)明的專利保護(hù)范圍，因此凡是運(yùn)用本發(fā)明的說明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應(yīng)包含在本發(fā)明的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種浮柵晶體管陣列，所述陣列中每行包括第一選擇晶體管、第二選擇晶體管以及多個(gè)以源、漏極依次銜接的浮柵晶體管，所述第一選擇晶體管的源極連接所述多個(gè)浮柵晶體管中首個(gè)浮柵晶體管的漏極、其漏極連接VDD，所述第二選擇晶體管的源極連接地、其漏極連接所述多個(gè)浮柵晶體管中末個(gè)浮柵晶體管的源極，其中，所述多個(gè)浮柵晶體管中每?jī)蓚€(gè)所述浮柵晶體管共用一有源區(qū)。
2.如權(quán)利要求1所述的陣列，其特征在于，所述有源區(qū)由硅納米線制成。
3.如權(quán)利要求1所述的陣列，其特征在于，所述浮柵晶體管的浮柵從里到外分別包括第一氧化層、浮柵層、第二氧化層和控制柵層，其材料分別為硅氧化物、多晶硅、硅氧化物和多晶娃。
4.如權(quán)利要求1所述的陣列，其特征在于，所述第一、第二選擇晶體管分別位于所述多個(gè)浮柵晶體管的兩側(cè)。
5.一種浮柵晶體管陣列的制備方法，包括如下步驟: a)、提供SOI襯底； b)、在所述襯底上形成多條均勻分布的圓柱形硅納米線； C)、在每條所述硅納米線上間隔一定距離分別形成兩個(gè)浮柵晶體管，該兩個(gè)所述浮柵晶體管分別以該硅納米線為有源區(qū)； d)、在所述襯底端部分別形成兩選擇晶體管； e)、在所述襯底上沉積一介質(zhì)層以對(duì)各所述硅納米線進(jìn)行電隔離，所述介質(zhì)層高度低于所述娃納米線的高度； f)、通過光刻工藝，在所述襯底的相應(yīng)區(qū)域上沉積一層金屬覆蓋該區(qū)域內(nèi)的所述硅納米線，以使各所述硅納米線以及選擇晶體管互連，形成所述浮柵晶體管陣列中的一行； g)、在該行的基礎(chǔ)上依次形成其他各行，以形成所述浮柵晶體管陣列。
6.如權(quán)利要求5所述的方法，其特征在于，所述步驟c)具體包括: Cl)、對(duì)每條所述硅納米線的第一部、第二部與第三部分別進(jìn)行N型摻雜，所述第一部位于所述硅納米線的底部，所述第三部位于所述硅納米線的頂部，所述第二部位于所述第一部與第三部之間，并分別與所述第一部與第三部間隔一間距； c2)、通過進(jìn)行沉積工藝與刻蝕工藝，在每條所述硅納米線上的第一部與第二部之間的部分、以及第二部與第三部之間的部分分別形成兩個(gè)浮柵晶體管。
7.如權(quán)利要求5所述的方法，其特征在于，所述步驟b)中，采用自頂向下的方法形成所述娃納米線。
8.如權(quán)利要求6所述的方法，其特征在于，所述步驟Cl)中，通過向所述硅納米線的第一部、第二部與第三部分別注入P離子以實(shí)現(xiàn)所述N型摻雜，其中，P離子注入濃度是le20/cm_3，在離子注入后進(jìn)行1000°C的退火工藝。
9.如權(quán)利要求6所述的方法，其特征在于，所述步驟c2)中，所述第一氧化層、浮柵層、第二氧化層與控制柵的材料分別為硅氧化物、多晶硅、硅氧化物和多晶硅，厚度分別為5nm、50nm、8nm 和 80nm。
10.如權(quán)利要求6所述的方法，其特征在于，所述步驟c2)中，采用低壓化學(xué)氣相沉積方法沉積所述第一氧化層、浮柵層、第二氧化層與控制柵。
11.如權(quán)利要求5所述的方法，其特征在于，所述步驟e)中，采用高密度等離子體化學(xué)氣相沉積方法沉積所述介質(zhì)層。
12.—種閃存結(jié)構(gòu)，基于如權(quán)利要求1至4中任一項(xiàng)所述的浮柵晶體管陣列制備形成。
13.如權(quán)利要求 12所述的閃存結(jié)構(gòu)，其特征在于，其為NAND型閃存。
【文檔編號(hào)】H01L21/8247GK103646949SQ201310631488
【公開日】2014年3月19日 申請(qǐng)日期:2013年11月29日 優(yōu)先權(quán)日:2013年11月29日
【發(fā)明者】顧經(jīng)綸 申請(qǐng)人:上海華力微電子有限公司