垂直dmos晶體管的制作方法
【專利摘要】一種晶體管，包含一個半導(dǎo)體本體；一個形成在半導(dǎo)體本體中的第一導(dǎo)電類型的本體區(qū)；一個與本體區(qū)部分重疊的柵極電極，并且通過柵極電介質(zhì)層，與半導(dǎo)體本體絕緣；一個第二導(dǎo)電類型的源極擴(kuò)散區(qū)，形成在柵極電極第一側(cè)的本體區(qū)中；一個形成在柵極電極第二側(cè)半導(dǎo)體本體中的溝槽，第二側(cè)與第一側(cè)相對，溝槽內(nèi)襯側(cè)壁電介質(zhì)層，第二導(dǎo)電類型的摻雜側(cè)壁區(qū)沿溝槽的側(cè)壁，形成在半導(dǎo)體本體中，摻雜側(cè)壁區(qū)在溝槽側(cè)壁構(gòu)成晶體管的垂直漏極電流通路。
【專利說明】垂直DMOS晶體管

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件，尤其是垂直DMOS晶體管。

【背景技術(shù)】
[0002]由于橫向雙擴(kuò)散金屬-氧化物-半導(dǎo)體(LDMOS)晶體管的高擊穿電壓性能，以及對于低壓器件的CMOS技術(shù)兼容，因此通常用于高壓器件(< 1V至> 1000V)。圖1表示傳統(tǒng)的低端N-型LDMOS晶體管的剖面圖。眾所周知，增大漂流區(qū)的長度(用距離“d”表示)，LDMOS晶體管的擊穿電壓也可以相應(yīng)地增大。
[0003]圖2表示傳統(tǒng)的溝槽MOSFET器件的剖面圖。在溝槽MOSFET器件中，柵極電極形成在溝槽中，通道形成在沿溝槽側(cè)壁的垂直區(qū)中。因此，溝槽MOSFET器件是一個垂直晶體管器件，源極區(qū)在器件的頂部，漏極端在器件的背部。Williams等人發(fā)明的美國專利7，576，391也提出了一種橫向溝槽MOSFET器件，用于控制通道電流的溝槽柵極在刻蝕后溝槽的側(cè)邊垂直向下。


【發(fā)明內(nèi)容】

[0004]本發(fā)明提供一種垂直DMOS晶體管，增強(qiáng)了晶體管器件的強(qiáng)度和可靠性，晶體管器件可以擁有一個很寬的安全操作區(qū)，可以調(diào)節(jié)溝槽深度和側(cè)壁漏極延伸物的摻雜水平，優(yōu)化漏極節(jié)點(diǎn)和漏源導(dǎo)通電阻RdsON所加載的最高電壓，而不會使器件間距明顯增大，準(zhǔn)垂直DMOS晶體管可以集成或作為一個單獨(dú)的器件。
[0005]依據(jù)本發(fā)明的原理，準(zhǔn)垂直雙擴(kuò)散MOS (DMOS)晶體管包含一個沿溝槽側(cè)壁的垂直漏極電流通路。該溝槽可以引入一個導(dǎo)電場板，或者配置成一個溝槽漏極電極。在一些實(shí)施例中，垂直漏極電流通路連接到掩埋摻雜區(qū)，掩埋摻雜區(qū)將漏極電流水平引至溝槽漏極電極，構(gòu)成一個頂端漏極電極。憑借頂端漏極電極，可以作為集成電路的一部分，集成準(zhǔn)垂直DMOS晶體管。準(zhǔn)垂直DMOS晶體管也可以作為一個帶有背部漏極電極的單獨(dú)器件。
[0006]依據(jù)本發(fā)明的另一方面，制備一個NMOS晶體管，漏極延伸物在沿溝槽側(cè)壁的垂直漏極電流通路中。漏極延伸物具有降低柵極電極邊緣處的漏極電壓的作用，從而使低壓NMOS晶體管可以接通或斷開漏極節(jié)點(diǎn)上所加載的高壓，而不會影響器件的可靠性。
[0007]在本發(fā)明的實(shí)施例中，準(zhǔn)垂直DMOS晶體管包含一個橫向通道，形成在柵極電極下方的半導(dǎo)體本體中，通過一個柵極電介質(zhì)層，與柵極電極絕緣。溝槽形成在柵極電極的漏極端，并在此處形成輕摻雜的側(cè)壁區(qū)，從而沿溝槽側(cè)壁提供一個高電阻率的漏極延伸物通路。來自于橫向通道的漏極電流在溝槽側(cè)壁處拐彎，漏極電流沿輕摻雜側(cè)壁區(qū)傳導(dǎo)，構(gòu)成垂直漏極電流通路。在這種情況下，延伸后的漏極漂流區(qū)形成在摻雜漏極電流通路中，以提高準(zhǔn)垂直DMOS晶體管的擊穿電壓。
[0008]在一些實(shí)施例中，垂直電流通路連接到掩埋摻雜區(qū)，例如掩埋層，將漏極電流水平引至溝槽漏極電極。溝槽漏極電極作為導(dǎo)電填充溝槽，可以位于每個準(zhǔn)垂直DMOS晶體管結(jié)構(gòu)或并聯(lián)準(zhǔn)垂直DMOS晶體管結(jié)構(gòu)陣列的預(yù)定義間隔處。
[0009]準(zhǔn)垂直DMOS晶體管結(jié)構(gòu)與傳統(tǒng)的橫向或垂直DMOS晶體管器件相比，具有很多優(yōu)勢。首先，本發(fā)明所述的準(zhǔn)垂直DMOS晶體管具有一個很深的結(jié)，在溝槽底部而不是在柵極邊緣處擊穿。因此，柵極電極的漏極邊緣無法承受過高的電壓。高電場位于P-阱本體的底部。在這種情況下，熱載流子注入被提升。從而增強(qiáng)了晶體管器件的強(qiáng)度和可靠性，晶體管器件可以擁有一個很寬的安全操作區(qū)。此外，可以調(diào)節(jié)溝槽深度和側(cè)壁漏極延伸物的摻雜水平，優(yōu)化漏極節(jié)點(diǎn)和漏源導(dǎo)通電阻RdsON所加載的最高電壓，而不會使器件間距明顯增大。例如，較深的溝槽和較輕摻雜的側(cè)壁區(qū)可以增大漏極節(jié)點(diǎn)的擊穿電壓。同時，準(zhǔn)垂直DMOS晶體管的RdsON*面積比傳統(tǒng)的橫向DMOS或LDMOS晶體管的RdsON*面積更小。此外，準(zhǔn)垂直DMOS晶體管可以集成或作為一個單獨(dú)的器件。例如，準(zhǔn)垂直DMOS晶體管可以集成在功率集成電路中，用作片上功率FET。在這種情況下，可以利用頂部溝槽漏極電極連接到掩埋層，掩埋層連接到垂直漏極電流通路，用于并聯(lián)晶體管陣列。還可選擇，準(zhǔn)垂直DMOS晶體管可以作為一個單獨(dú)的器件，還可以作為一個N-型或P-型器件。對于N-通道DMOS晶體管來說，單獨(dú)的器件可以形成在帶有N-型外延層的N+襯底上。

【專利附圖】

【附圖說明】
[0010]以下的詳細(xì)說明及附圖提出了本發(fā)明的各個實(shí)施例。
[0011]圖1表不一種傳統(tǒng)的低端N-型LDMOS晶體管的剖面圖。
[0012]圖2表示一種傳統(tǒng)的溝槽MOSFET器件的剖面圖。
[0013]圖3表不依據(jù)本發(fā)明的一個實(shí)施例,一種引入溝槽導(dǎo)電場板的準(zhǔn)垂直DMOS晶體管器件的剖面圖。
[0014]圖4表示依據(jù)本發(fā)明的一個實(shí)施例，一種引入溝槽漏極電極的準(zhǔn)垂直DMOS晶體管器件的剖面圖。
[0015]圖5表示一個在同步降壓變換器中的開關(guān)電路的電路圖。
[0016]圖6表示依據(jù)本發(fā)明的一個實(shí)施例，引入一個不帶有掩埋層的qVDMOS晶體管以及一個帶有掩埋層的qVDMOS晶體管的集成電路剖面圖。
[0017]圖7表示依據(jù)本發(fā)明的一個實(shí)施例，在中間工藝步驟中，一種帶有漏極延伸物的NMOS晶體管的剖面圖。
[0018]圖8表示依據(jù)本發(fā)明的一個實(shí)施例，一種帶有漏極延伸物的NMOS晶體管的剖面圖。
[0019]圖9表不依據(jù)本發(fā)明的一個可選實(shí)施例,一種帶有漏極延伸物的NMOS晶體管的剖面圖。

【具體實(shí)施方式】
[0020]本發(fā)明可以以各種方式實(shí)現(xiàn)，包含作為一個工藝；一種裝置；一個系統(tǒng)；和/或一種物質(zhì)合成物。在本說明書中，這些實(shí)現(xiàn)方式或本發(fā)明可能采用的任意一種其他方式，都可以稱為技術(shù)。一般來說，可以在本發(fā)明的范圍內(nèi)變換所述工藝步驟的順序。
[0021]本發(fā)明的一個或多個實(shí)施例的詳細(xì)說明以及附圖解釋了本發(fā)明的原理。雖然，本發(fā)明與這些實(shí)施例一起提出，但是本發(fā)明的范圍并不局限于任何實(shí)施例。本發(fā)明的范圍僅由權(quán)利要求書限定，本發(fā)明包含多種可選方案、修正以及等效方案。在以下說明中，所提出的各種具體細(xì)節(jié)用于全面理解本發(fā)明。這些細(xì)節(jié)用于解釋說明，無需這些詳細(xì)細(xì)節(jié)中的部分細(xì)節(jié)或全部細(xì)節(jié)，依據(jù)權(quán)利要求書，就可以實(shí)現(xiàn)本發(fā)明。為了簡便，本發(fā)明相關(guān)【技術(shù)領(lǐng)域】中眾所周知的技術(shù)材料并沒有詳細(xì)說明，以免對本發(fā)明產(chǎn)生不必要的混淆。
[0022]圖3表示依據(jù)本發(fā)明的一個實(shí)施例，一種引入溝槽導(dǎo)電場板的準(zhǔn)垂直DMOS晶體管器件的剖面圖。參見圖3，準(zhǔn)垂直DMOS (qVDMOS)晶體管50形成在P-型襯底52上，N-型掩埋層(N-BL) 54也形成在上面，作為掩埋摻雜區(qū)。外延層56形成在P-襯底52上。掩埋層56可以是一個N-型外延層或一個P-型外延層。當(dāng)使用P-型外延層時，可以通過離子注入或擴(kuò)散和退火，將外延層轉(zhuǎn)換成輕摻雜N-型區(qū)。構(gòu)成qVDMOS晶體管本體區(qū)的P-阱58，形成在外延層56上，例如通過離子注入。然后，P-阱本體58退火。在外延層56上方形成一個柵極電介質(zhì)層60,在柵極電介質(zhì)層上方形成一個柵極電極62。柵極電極62與P-講本體58部分重疊，并且延伸到P-阱本體58上方。輕摻雜擴(kuò)散(LDD)區(qū)65自對準(zhǔn)到柵極電極62之后，在柵極電極的旁邊，形成側(cè)壁墊片64。重?fù)诫sN+源極區(qū)66和重?fù)诫sP+本體接觸區(qū)68形成在qVDMOS晶體管50的源極端。在大多數(shù)的應(yīng)用中，N+源極區(qū)66和P+本體接觸區(qū)68通常短接在一起。
[0023]然后，在qVDMOS晶體管50的漏極端形成一個溝槽70。溝槽70內(nèi)襯很薄的側(cè)壁氧化物76，可以通過沉積或熱生長制備側(cè)壁氧化物76。在溝槽70中，進(jìn)行N-型注入，包含側(cè)壁和帶角度的注入，以便在N-外延層56中形成N-型摻雜側(cè)壁區(qū)72，并且在溝槽底部形成N-型摻雜區(qū)。在本發(fā)明的實(shí)施例中，N-型摻雜側(cè)壁區(qū)72為輕摻雜側(cè)壁區(qū)。在一個實(shí)施例中，摻雜側(cè)壁區(qū)72的摻雜濃度低于P-阱本體58的摻雜水平。在一些實(shí)施例中，摻雜側(cè)壁區(qū)72的摻雜濃度在11Vcm3至11Vcm3的范圍內(nèi)。在一個實(shí)施例中，摻雜側(cè)壁區(qū)72的摻雜濃度大約為11Vcm3。
[0024]然后，在溝槽底部，用厚氧化層74填充溝槽70。選取厚氧化層74的厚度，以增大擊穿電壓，同時降低柵漏電容。在本實(shí)施例中，用多晶硅層78填充溝槽70。多晶硅層78起溝槽導(dǎo)電場板的作用，這將在下文中詳細(xì)介紹。因此，所制成的輕摻雜側(cè)壁區(qū)72構(gòu)成漏極延伸區(qū)或漏極漂流區(qū)，以提高qVDMOS晶體管的擊穿電壓。
[0025]在本發(fā)明的可選實(shí)施例中，溝槽70以及之后的注入和沉積，可以在制備多晶硅柵極電極之前進(jìn)行。
[0026]在本發(fā)明的實(shí)施例中，可以復(fù)制基本的qVDMOS晶體管結(jié)構(gòu)50，以構(gòu)成一個并聯(lián)qVDMOS晶體管的陣列，以提高晶體管器件的電流載流能力。在圖3中，在溝槽70的另一邊，制備qVDMOS晶體管結(jié)構(gòu)50的鏡像50A?？梢詮?fù)制相同的基本qVDMOS晶體管結(jié)構(gòu)50/50A，以制備一個并聯(lián)qVDMOS晶體管的陣列，每一對晶體管都具有一個公共的溝槽。
[0027]在本實(shí)施例中，沿溝槽70的側(cè)壁形成的輕摻雜側(cè)壁區(qū)72，電連接到掩埋層54。因此，掩埋層54將所有的qVDMOS晶體管的垂直漏極電流通路電連接起來，從而形成在N-外延層56中。在一個實(shí)施例中，利用連接到掩埋層54上的溝槽漏極電極84，制備頂端漏極電極，例如在遠(yuǎn)離qVDMOS晶體管陣列的位置處。如圖3所示，通過溝槽80制備溝槽漏極電極84，其中內(nèi)襯側(cè)壁絕緣層(例如側(cè)壁氧化層)溝槽80，并用導(dǎo)電層(例如鎢或鋁)填充溝槽80。一般來說，(例如通過離子注入形成的)摻雜區(qū)82形成在溝槽80的底部，以增強(qiáng)溝槽中導(dǎo)電層和掩埋層54之間的歐姆接觸。
[0028]在本實(shí)施例中，用多晶硅填充qVDMOS晶體管50的溝槽70，構(gòu)成一個溝槽多晶硅場板，作為溝槽導(dǎo)電場板。在本發(fā)明的實(shí)施例中，溝槽多晶硅場板78導(dǎo)電連接到qVDMOS晶體管的柵極電極或源極電極?？梢酝ㄟ^不同的方式完成導(dǎo)電連接，例如通過金屬互連或多晶硅互連。
[0029]將溝槽導(dǎo)電場板連接到柵極電極的特殊優(yōu)勢在于，降低了 qVDMOS晶體管的漏源導(dǎo)通電阻RdsW。更確切地說，當(dāng)qVDMOS晶體管50接通時，柵極電壓處于邏輯上的高級別(例如5V)，而漏極電壓處于低級別(例如OV左右)。當(dāng)溝槽多晶硅層78連接到柵極電極時，溝槽多晶硅層78也偏置到邏輯上的高級別(例如5V)。因此，當(dāng)偏置時，側(cè)壁摻雜區(qū)72積聚電子，從而降低漏極延伸區(qū)的電阻。因此，將溝槽導(dǎo)電場板連接到柵極電勢，可以降低qVDMOS晶體管的導(dǎo)通電阻RdsW。
[0030]當(dāng)溝槽導(dǎo)電場板電連接到柵極電極時，柵漏重疊電容會增大。當(dāng)用于高速開關(guān)器件時，增大后的電容可以提高qVDMOS晶體管的開關(guān)速度。然而，當(dāng)qVDMOS晶體管用于低速開關(guān)器件時，例如2MHz以下時，柵漏重疊電容不會明顯增大。
[0031]當(dāng)需要很高的開關(guān)速度而且可以承受較高的Rdsm導(dǎo)通電阻時，溝槽導(dǎo)電場板可以電連接到源極端。當(dāng)場板電連接到源極端時，場板摻雜區(qū)并不處于累加態(tài)。導(dǎo)通電阻Rdsm沒有降低，而柵漏重疊電容達(dá)到最小值，因此所形成的qVDMOS晶體管可以在很高的開關(guān)速度下工作。
[0032]在圖3所示的qVDMOS晶體管中，每個晶體管晶胞的垂直漏極電流通路都連接到N-掩埋層54, N-掩埋層54將漏極電流水平傳輸?shù)铰O電極84。在本發(fā)明的實(shí)施例中，可以通過改變N-掩埋層54的摻雜等級，以及改變溝槽漏極電極84的位置，來調(diào)節(jié)漏極延伸通路的電阻。例如根據(jù)N-掩埋層54的摻雜等級和電阻，對于指定數(shù)量的qVDMOS晶體管，可以包含溝槽漏極電極84。根據(jù)N-掩埋層54的電阻和并聯(lián)器件陣列的導(dǎo)通電阻RdsQN，可以增大或減小溝槽漏極電極84的數(shù)量或間距。
[0033]圖4表示依據(jù)本發(fā)明的一個實(shí)施例，一種引入溝槽漏極電極的準(zhǔn)垂直DMOS晶體管器件的剖面圖。參見圖4，qVDMOS晶體管100的制備方式與圖3所示的qVDMOS晶體管50的制備方式相同，垂直漏極電流通路形成在溝槽110的N-型輕摻雜側(cè)壁區(qū)72中。然而，在qVDMOS晶體管100中，并沒有將導(dǎo)電場板制備在溝槽110中，而是利用溝槽110制備溝槽漏極電極128。在這種情況下，qVDMOS晶體管100的每個晶體管結(jié)構(gòu)處都有一個漏極電極。
[0034]更確切地說，制備溝槽110之后，通過離子注入，在溝槽110底部制備一個摻雜區(qū)122。摻雜區(qū)122降低了掩埋層54和后來形成的漏極導(dǎo)電層之間的接觸電阻，在它們之間形成歐姆接觸。然后，用側(cè)壁氧化層117內(nèi)襯溝槽110。側(cè)壁氧化層117比導(dǎo)電場板所用的側(cè)壁氧化層76更厚。側(cè)壁氧化層117必須足夠厚，才能使漏極電極與形成在側(cè)壁摻雜區(qū)72中的漏極延伸區(qū)電絕緣。然后，用鋁或鎢等導(dǎo)電材料填充溝槽110，形成溝槽漏極電極128。
[0035]可以鏡像基本的qVDMOS晶體管結(jié)構(gòu)100，以制備qVDMOS晶體管100A，它們共享同一個溝槽漏極電極128?？梢灾貜?fù)qVDMOS晶體管結(jié)構(gòu)100/100A，形成一個VDMOS晶體管的陣列，qVDMOS晶體管的每個部分或每個帶都制備一個漏極電極。
[0036]這樣一來，漏極電流流經(jīng)輕摻雜側(cè)壁區(qū)72中的垂直漏極電流通路，流至N-掩埋層54，然后通過溝槽漏極電極128起動漏極電流。由于漏極電流起動非?？拷怪甭O電流通路，因此N-掩埋層54在漏極電流通路中引起的電阻降低。
[0037]在圖3和圖4所示的實(shí)施例中，qVDMOS晶體管形成在N-掩埋層上。利用N-型掩埋層將漏極電流從垂直漏極電流通路水平傳輸出來。在本發(fā)明的實(shí)施例中，N-型掩埋層作為一片N-掩埋層。當(dāng)導(dǎo)電場板形成在晶體管結(jié)構(gòu)的溝槽中時，溝槽漏極電極形成在周期性的間隔處，以起動漏極電流，如圖3所示。還可選擇，利用晶體管結(jié)構(gòu)的溝槽制備溝槽漏極電極，使每一對qVDMOS晶體管都有漏極電極,如圖4所不。在其他實(shí)施例中，由于，在每一對晶體管處都起動了漏極電流，因此如圖4所示的qVDMOS晶體管沒有掩埋層。具有圖3和圖4所示掩埋層的qVDMOS晶體管結(jié)構(gòu)，特別適用于降壓變換器中的高端開關(guān)器件，而不具有掩埋層的qVDMOS晶體管結(jié)構(gòu)可以用作低端開關(guān)器件，這將在下文中詳細(xì)介紹。
[0038]圖5表示同步降壓轉(zhuǎn)換器中開關(guān)電路的電路圖。參見圖5，同步降壓轉(zhuǎn)換器150含有兩個功率MOSFET作為開關(guān)器件——一個作為高端(HS)開關(guān)器件，另一個作為低端(LS)開關(guān)器件。高端(HS)晶體管和低端(LS)晶體管交替接通和斷開，使電流流經(jīng)電感器LI，在輸出節(jié)點(diǎn)156處，提供輸出電壓Vtm。電感器LI和電容器Cl構(gòu)成一個LC網(wǎng)絡(luò)，過濾輸出電壓votjt，產(chǎn)生振幅基本恒定的輸出電壓。利用輸出電壓Vmjt驅(qū)動負(fù)載158。當(dāng)開關(guān)電路用于非同步降壓轉(zhuǎn)換器時，開關(guān)電路可能只含有高端晶體管，低端可以使用一個二極管。
[0039]在同步降壓轉(zhuǎn)換器150中，高端晶體管和低端晶體管串聯(lián)在輸入電壓Vin (節(jié)點(diǎn)152)和接地端之間。高端晶體管和低端晶體管之間的公共節(jié)點(diǎn)154為開關(guān)電壓Vsw，它可以在地電壓和輸入電壓Vin之間擺動。例如，當(dāng)輸入電壓Vin為6V時，開關(guān)電壓Vsw可以在OV至16V之間擺動。低端晶體管的漏極端連接到開關(guān)電壓，源極和本體端連接到地電壓。因此，低端晶體管的漏極節(jié)點(diǎn)從地電壓和輸入電壓Vin之間擺動。同時，高端晶體管的漏極端連接到輸入電壓VIN，而源極和本體端連接到開關(guān)電壓Vsw。因此，高端晶體管的源極和本體的電壓在地電壓和輸入電壓Vin之間擺動。
[0040]對于低端晶體管來說，晶體管的本體與P-襯底合并在一起。對于高端晶體管來說，晶體管的本體必須通過N-掩埋層，與P-襯底絕緣。
[0041]在本發(fā)明的實(shí)施例中，無需N-掩埋層，就能制備準(zhǔn)VDMOS晶體管，因此準(zhǔn)VDMOS晶體管可以用作降壓轉(zhuǎn)換器中的低端晶體管。此外，在本發(fā)明的實(shí)施例中，形成在掩埋層上的準(zhǔn)VDMOS晶體管，以及無需掩埋層就能制備的準(zhǔn)VDMOS形成在同一個集成電路中，因此該集成電路可以用作降壓轉(zhuǎn)換器的功率開關(guān)晶體管。
[0042]圖6表示依據(jù)本發(fā)明的一個實(shí)施例，含有無需掩埋層就能制備的qVDMOS晶體管以及帶有掩埋層的qVDMOS晶體管的集成電路剖面圖。參見圖6，集成電路包含一個無需掩埋層就能制備的qVDMOS晶體管200以及形成在掩埋層上的qVDMOS晶體管250。集成電路形成在P-型襯底52和外延層56上。qVDMOS晶體管200形成在外延層中的P-阱257中。P-阱257可以是高壓P-阱，比標(biāo)準(zhǔn)的P-阱摻雜濃度更輕而且更深。
[0043]qVDMOS晶體管200的制備方式與上述N-型輕摻雜側(cè)壁區(qū)272的制備方式基本相同，N-型輕摻雜側(cè)壁區(qū)272沿溝槽270的側(cè)壁形成，作為垂直漏極電流通路。在沒有N-掩埋層的情況下，溝槽270也作為溝槽漏極電極，接收來自輕摻雜側(cè)壁區(qū)272的漏極電流。在本實(shí)施例中，所形成的溝槽帶有底部摻雜區(qū)282。在本發(fā)明的實(shí)施例中，利用兩步注入工藝，制備底部摻雜區(qū)282，以形成一個分級的結(jié)。然后，溝槽內(nèi)襯薄氧化層276。沉積底部氧化層274之后，再沉積多晶硅層278，以構(gòu)成一個導(dǎo)電場板。多晶硅層可以依據(jù)與上述相同的方式，連接到柵極電極62，利用多晶硅層278作為場板，以降低漏極電流通路的電阻。還可選擇，將多晶硅層278連接到源極/本體電極66/68，使柵漏重疊電容達(dá)到最小。
[0044]為了在同一個溝槽270中形成漏極電極，利用第二溝槽刻蝕工藝，穿過多晶硅層278刻蝕。沉積氧化層，使多晶硅層絕緣。然后，利用另一個溝槽刻蝕工藝，形成一個溝槽開口，穿過底部氧化層274，一直到底部摻雜區(qū)282。用導(dǎo)電層(例如鋁或鎢)填充溝槽開口，以形成溝槽漏極電極284。在這種情況下，漏極電流沿輕摻雜側(cè)壁區(qū)272的垂直漏極電流通路，流至底部摻雜區(qū)282，然后通過溝槽漏極電極284起動。
[0045]可以鏡像qVDMOS晶體管200，無需N-型掩埋層，就可制備并聯(lián)qVDMOS晶體管的一個陣列，每一對晶體管結(jié)構(gòu)共享一個溝槽結(jié)構(gòu)270。
[0046]qVDMOS晶體管250形成在P-襯底52上，一個N-型掩埋層54形成在上面。qVDMOS晶體管200根據(jù)與上述相同的方式形成在外延層56中，輕摻雜側(cè)壁區(qū)272沿溝槽270的側(cè)壁，用作垂直漏極電流通路。垂直漏極電流通路連接在N-掩埋層54中，N-掩埋層54可以是一片連接到qVDMOS晶體管陣列上的N-掩埋層。溝槽270也作為溝槽漏極電極，接收來自輕摻雜側(cè)壁區(qū)272的漏極電流，漏極電流傳輸至N-掩埋層54，底部摻雜區(qū)282，溝槽漏極電極284。
[0047]可以鏡像qVDMOS晶體管250，在N-型掩埋層上，形成一個并聯(lián)qVDMOS晶體管的陣列，每一對晶體管結(jié)構(gòu)共享一個溝槽結(jié)構(gòu)270。
[0048]因此，qVDMOS晶體管200可以用作降壓轉(zhuǎn)換器的低端晶體管，而qVDMOS 250可以用作降壓轉(zhuǎn)換器的高端晶體管。依據(jù)本發(fā)明的一個實(shí)施例，利用準(zhǔn)垂直DMOS晶體管結(jié)構(gòu)，集成電路的低端晶體管和高端晶體管都可以集成在同一個襯底上。更重要的是，無需N-掩埋層就能制備低端晶體管。從而降低了漏極節(jié)點(diǎn)和P-襯底之間的結(jié)電容。由于低端開關(guān)器件的漏極在地電壓和輸入電壓Vin之間擺動，因此降低漏極節(jié)點(diǎn)和P-襯底之間的結(jié)電容對于低端開關(guān)器件來說尤其重要。N-掩埋層在兩個電壓極值之間擺動是不良的。
[0049]在上述實(shí)施例中，qVDMOS晶體管形成在帶有N-型外延層56的P-型襯底52上。當(dāng)使用N-型掩埋層時，qVDMOS器件250形成在N-外延層56中，本體形成在P-阱58中。當(dāng)沒有使用掩埋層時，qVDMOS器件200形成在高壓P-阱257中，本體形成在低壓P-阱58中，高壓P-阱比低壓P-阱摻雜濃度更小而且更深。在本發(fā)明的實(shí)施例中，qVDMOS晶體管形成在帶有P-型外延層的P-型襯底52上。在這種情況下，輕摻雜側(cè)壁區(qū)272構(gòu)成N-型漏極延伸區(qū)，用于漏極電流。
[0050]帶有漏極延伸物的NMOS晶體管
在上述DMOS晶體管結(jié)構(gòu)中，構(gòu)成本體區(qū)的P-阱對準(zhǔn)到有源擴(kuò)散區(qū)，也就是源極擴(kuò)散。柵極電極也對準(zhǔn)到有源擴(kuò)散區(qū)。因此，P-阱和柵極電極不會相互自對準(zhǔn)，而是具有各自的對準(zhǔn)過程。當(dāng)這兩個層都對準(zhǔn)到有源擴(kuò)散區(qū)時，可以有單獨(dú)的不對準(zhǔn)誤差。當(dāng)在溝槽附近如上所述地鏡像晶體管結(jié)構(gòu)制備DMOS晶體管陣列時，不對準(zhǔn)誤差會使溝槽一側(cè)晶體管的導(dǎo)通電阻Rdsm較大，溝槽另一側(cè)晶體管的Rdsm較小。導(dǎo)通電阻的這種不對稱性是不良的。
[0051]依據(jù)本發(fā)明的另一方面，制備NMOS晶體管，其漏極延伸物在沿溝槽側(cè)壁的垂直漏極電流通路中。更重要的是，NMOS晶體管可以對稱形成在溝槽附近，從而避免任何不對準(zhǔn)誤差可能引起鏡像器件中的器件失配。漏極延伸物的作用是降低柵極電極邊緣處的漏極電壓，可以縮短N(yùn)MOS晶體管的通道長度，而不會影響器件的可靠性。
[0052]圖7表示依據(jù)本發(fā)明的一個實(shí)施例，在中間工藝步驟中帶有漏極延伸物的NMOS晶體管剖面圖。圖8表示依據(jù)本發(fā)明的一個實(shí)施例，一種帶有漏極延伸物的NMOS晶體管剖面圖。參見圖7，NMOS晶體管300和300A形成在P-型襯底52上，N-型掩埋層54形成在上面。外延層形成在襯底52上，襯底52可以為N-型或P-型。NMOS晶體管300和300A形成在P-阱58中，P-阱58可以是一片外延層中的P-阱。NMOS晶體管300和300A為傳統(tǒng)的NMOS晶體管，柵極電極62形成在柵極氧化層60上方。沿柵極電極62的側(cè)壁制備墊片64之前，先制備輕摻雜漏極擴(kuò)散區(qū)65。然后，制備N+源極擴(kuò)散區(qū)66、漏極擴(kuò)散區(qū)367以及P+本體接觸擴(kuò)散區(qū)68。橫向通道形成在柵極電極和柵極氧化層以下，通道長度用“L。/表示。
[0053]在本實(shí)施例中，制備NMOS晶體管300和300A，作為并聯(lián)NMOS晶體管的一個陣列。制備漏極擴(kuò)散區(qū)367，作為一個細(xì)長的擴(kuò)散區(qū)，連接兩個相鄰的NMOS晶體管。在本發(fā)明的實(shí)施例中，在漏極擴(kuò)散區(qū)367中制備溝槽370，如圖7中虛線所示。安排溝槽370的位置，使漏極擴(kuò)散區(qū)367位于溝槽的任意一側(cè)。
[0054]參見圖8，溝槽370細(xì)長在漏極擴(kuò)散區(qū)367和P-阱58中，并且觸及N-掩埋層54。利用N-型側(cè)壁注入，沿溝槽側(cè)壁形成輕摻雜側(cè)壁區(qū)372。制備薄側(cè)壁氧化層376，內(nèi)襯溝槽370的側(cè)壁，然后在溝槽底部沉積很厚的氧化層374。用導(dǎo)電層(例如多晶硅層378)填充溝槽，形成導(dǎo)電場板。導(dǎo)電場板378可以電連接到柵極電極或源極電極。導(dǎo)電場板的工作方式與上述圖3相同，在累加態(tài)下導(dǎo)電場板可以偏置，以降低垂直漏極電流通路的導(dǎo)通電阻，或者通過偏置降低柵漏重疊電容。
[0055]因此，NMOS晶體管300和300A在柵極電極62下方具有傳統(tǒng)的橫向通道，以源極和漏極擴(kuò)散區(qū)為界，晶體管在漏極擴(kuò)散區(qū)367中具有一個漏極端。漏極端接收的漏極電流流向輕摻雜側(cè)壁區(qū)372中形成的垂直漏極電流通路。在本實(shí)施例中，N-掩埋層54收集漏極電流，漏極粘損電極(例如溝槽漏極電極)可以形成在集成電路中的任何地方，以便用圖3所示相同的方式連接到N-掩埋層54。
[0056]NMOS晶體管具有許多優(yōu)勢。首先，在溝槽的兩側(cè)都有漏極擴(kuò)散區(qū)，使晶體管的通道成為對稱的，器件性能不會受到不對準(zhǔn)誤差的影響。此外，由于漏極擴(kuò)散區(qū)是重?fù)诫s的，漏極擴(kuò)散區(qū)電阻率很低。因此漏極擴(kuò)散區(qū)中溝槽370的絕對位置并不重要。仍然位于溝槽370任意一側(cè)的漏極擴(kuò)散區(qū)可以更長或更短，而不會影響晶體管器件的性能。
[0057]帶有漏極延伸物的NMOS晶體管的一個重要特點(diǎn)是，只要輕摻雜側(cè)壁區(qū)具有足夠高的電阻率，柵極電極邊緣處的漏極擴(kuò)散區(qū)就不會受到高電壓。因此，可以減小晶體管的通道長度Lqi或者晶體管的源極/本體間距，在不犧牲器件性能的前提下，制備更小的器件。實(shí)際上，憑借漏極延伸物，NMOS晶體管在漏極擴(kuò)散區(qū)處將最多只有幾伏的電壓。排除了穿通或熱載流子注入等問題。
[0058]在本發(fā)明的可選實(shí)施例中，無需掩埋層，就能制備帶有上述漏極延伸物的NMOS晶體管。圖9表不依據(jù)本發(fā)明的一個可選實(shí)施例,帶有漏極延伸物的NMOS晶體管剖面圖。參見圖9，NMOS晶體管400和400A的制備方式除了在P-襯底52上沒有制備N-型掩埋層之夕卜，其他都與晶體管300/300A的制備方式基本相同。在這種情況下，溝槽漏極電極形成在溝槽470中，以便與垂直漏極電流通路形成電接觸，垂直漏極電流通路形成在輕摻雜側(cè)壁區(qū)472中。溝槽結(jié)構(gòu)含有一個導(dǎo)電場板476和一個溝槽漏極電極484,其制備方式與上述圖6所示的制備方式相同。因此，來自通道的漏極電流流經(jīng)漏極擴(kuò)散區(qū)467，向下穿過輕摻雜側(cè)壁區(qū)472中的垂直漏極電流通路，流經(jīng)溝槽底部擴(kuò)散區(qū)482，由漏極電極484起動漏極電流。
[0059]圖8所示的晶體管300/300A以及圖9所示的晶體管400/400A可以制備在同一個集成電路上，用作降壓轉(zhuǎn)換器的功率開關(guān)器件。帶有掩埋層的NMOS晶體管300/300A可以用作高端開關(guān)器件，而不帶有掩埋層的NMOS晶體管400/400A可以用作低端開關(guān)器件。
[0060]雖然為了解釋說明，上述實(shí)施例給出了許多具體細(xì)節(jié)，但是本發(fā)明不應(yīng)局限于上述細(xì)節(jié)。實(shí)施本發(fā)明還有許多可選方式。上述實(shí)施例僅用于解釋說明，不具有局限性。
[0061]盡管本發(fā)明的內(nèi)容已經(jīng)通過上述優(yōu)選實(shí)施例作了詳細(xì)介紹，但應(yīng)當(dāng)認(rèn)識到上述的描述不應(yīng)被認(rèn)為是對本發(fā)明的限制。在本領(lǐng)域技術(shù)人員閱讀了上述內(nèi)容后，對于本發(fā)明的多種修改和替代都將是顯而易見的。因此，本發(fā)明的保護(hù)范圍應(yīng)由所附的權(quán)利要求來限定。
【權(quán)利要求】
1.一種晶體管，其特征在于，該晶體管包含包含: 一個半導(dǎo)體本體； 一個第一導(dǎo)電類型的本體區(qū)，形成在半導(dǎo)體本體中； 一個柵極電極，與本體區(qū)部分重疊，并且通過柵極電介質(zhì)層，與半導(dǎo)體本體絕緣； 一個第二導(dǎo)電類型的源極擴(kuò)散區(qū)，形成在柵極電極第一側(cè)的本體區(qū)中； 一個溝槽，形成在柵極電極第二側(cè)的半導(dǎo)體本體中，柵極電極的第二側(cè)與第一側(cè)相對，溝槽內(nèi)襯側(cè)壁電介質(zhì)層；以及 一個第二導(dǎo)電類型的摻雜側(cè)壁區(qū)，沿溝槽側(cè)壁形成在半導(dǎo)體本體中，摻雜側(cè)壁區(qū)構(gòu)成晶體管的垂直漏極電流通路。
2.如權(quán)利要求1所述的晶體管，其特征在于，其中溝槽內(nèi)襯一個薄電介質(zhì)層，作為側(cè)壁電介質(zhì)層，一個底部電介質(zhì)層填充在溝槽底部，一個導(dǎo)電層填充在底部電介質(zhì)層上方，導(dǎo)電層電連接到柵極電極或源極電極。
3.如權(quán)利要求2所述的晶體管，其特征在于，其中導(dǎo)電層電連接到柵極電極，構(gòu)成垂直漏極電流通路的溝槽導(dǎo)電場板，當(dāng)晶體管接通時，場板偏置到累加態(tài)，以降低垂直漏極電流通路的電阻率。
4.如權(quán)利要求2所述的晶體管，其特征在于，其中薄電介質(zhì)層包含一個薄氧化層，溝槽中的導(dǎo)電層包含一個多晶硅層。
5.如權(quán)利要求2所述的晶體管，其特征在于，其中半導(dǎo)體本體包含: 一個第一導(dǎo)電類型的襯底； 一個第二導(dǎo)電類型的掩埋層，形成在襯底上；以及 一個第二導(dǎo)電類型的外延層，形成在襯底上， 其中溝槽至少觸及掩埋層，晶體管的漏極電流穿過摻雜側(cè)壁區(qū)，流至掩埋層。
6.如權(quán)利要求5所述的晶體管，其特征在于，該晶體管還包含: 一個第二溝槽，形成在半導(dǎo)體本體中，遠(yuǎn)離溝槽，至少觸及掩埋層，第二溝槽內(nèi)襯側(cè)壁電介質(zhì)層，并用導(dǎo)電層填充；以及 一個第二導(dǎo)電類型的溝槽底部摻雜區(qū)，形成在第二溝槽以下的半導(dǎo)體本體中， 其中第二溝槽的導(dǎo)電層與溝槽底部摻雜區(qū)和掩埋層電接觸，構(gòu)成溝槽漏極電極的導(dǎo)電層傳導(dǎo)晶體管的漏極電流。
7.如權(quán)利要求6所述的晶體管，其特征在于，其中導(dǎo)電層是由鋁或鎢的其中一種構(gòu)成的。
8.如權(quán)利要求1所述的晶體管，其特征在于，該晶體管還包含一個第二導(dǎo)電類型的溝槽底部摻雜區(qū)，形成在溝槽以下的半導(dǎo)體本體中，并且與摻雜側(cè)壁區(qū)電接觸，摻雜側(cè)壁區(qū)沿溝槽側(cè)壁，形成在半導(dǎo)體本體中， 其中溝槽的側(cè)壁電介質(zhì)層足夠厚，使得導(dǎo)電層與摻雜側(cè)壁區(qū)電絕緣，用導(dǎo)電層填充溝槽，導(dǎo)電層與溝槽底部摻雜區(qū)電接觸，導(dǎo)電層構(gòu)成溝槽漏極電極；并且 其中垂直漏極電流通路中的晶體管漏極電流，直接流至溝槽底部摻雜區(qū)和溝槽漏極電極。
9.如權(quán)利要求8所述的晶體管，其特征在于，其中導(dǎo)電層包含鋁或鎢的其中一種。
10.如權(quán)利要求8所述的晶體管，其特征在于，其中半導(dǎo)體本體包含:一個第一導(dǎo)電類型的襯底； 一個第二導(dǎo)電類型的掩埋層，形成在襯底上； 一個第二導(dǎo)電類型的外延層，形成在襯底上， 其中本體區(qū)作為第一導(dǎo)電類型的阱區(qū)， 溝槽至少觸及掩埋層，晶體管的漏極電流流經(jīng)摻雜側(cè)壁區(qū)，流至掩埋層或溝槽底部摻雜區(qū)，然后流至溝槽漏極電極。
11.如權(quán)利要求8所述的晶體管，其特征在于，其中半導(dǎo)體本體包含: 一個第一導(dǎo)電類型的襯底； 一個形成在襯底上的外延層；以及 一個第一導(dǎo)電類型的阱區(qū)，形成在外延層中， 其中本體區(qū)和溝槽都形成在阱區(qū)中。
12.如權(quán)利要求1所述的晶體管，其特征在于，該晶體管還包含一個第二導(dǎo)電類型的溝槽底部摻雜區(qū)，形成在溝槽以下的半導(dǎo)體本體中，并且與摻雜側(cè)壁區(qū)電接觸，摻雜側(cè)壁區(qū)沿溝槽的側(cè)壁形成在半導(dǎo)體本體中， 其中溝槽內(nèi)襯薄電 介質(zhì)層，作為側(cè)壁電介質(zhì)層，在溝槽的底部，用底部電介質(zhì)層填充在溝槽的周邊部分，第一導(dǎo)電層在底部電介質(zhì)層上方，導(dǎo)電層電連接到柵極電極或源極電極；并且 其中溝槽的剩余部分用第二導(dǎo)電層填充，第二導(dǎo)電層與溝槽底部摻雜區(qū)電接觸，第二導(dǎo)電層通過電介質(zhì)層，與第一導(dǎo)電層電絕緣，第二導(dǎo)電層構(gòu)成溝槽漏極電極；并且 其中垂直漏極電流通路中的晶體管漏極電流，直接流至溝槽底部摻雜區(qū)和溝槽漏極電極。
13.如權(quán)利要求12所述的晶體管，其特征在于，其中半導(dǎo)體本體包含: 一個第一導(dǎo)電類型的襯底； 一個第二導(dǎo)電類型的掩埋層，形成在襯底上； 一個第二導(dǎo)電類型的外延層，形成在襯底上， 其中本體區(qū)作為第一導(dǎo)電類型的阱區(qū)， 溝槽至少觸及掩埋層，晶體管的漏極電流流經(jīng)摻雜側(cè)壁區(qū)，流至掩埋層或溝槽底部摻雜區(qū)，然后流至溝槽漏極電極。
14.如權(quán)利要求12所述的晶體管，其特征在于，其中半導(dǎo)體本體包含: 一個第一導(dǎo)電類型的襯底； 一個形成在襯底上的外延層；以及 一個第一導(dǎo)電類型的阱區(qū)，形成在外延層中， 其中本體區(qū)和溝槽都形成在阱區(qū)中。
15.如權(quán)利要求12所述的晶體管,其特征在于,其中第一導(dǎo)電層包含多晶娃層,第二導(dǎo)電層包含招或鶴的其中一種。
16.如權(quán)利要求1所述的晶體管，其特征在于，其中晶體管包含一個雙擴(kuò)散MOS晶體管，其中一個橫向通道在柵極電極下方，垂直漏極電流通路沿溝槽的側(cè)壁，在摻雜側(cè)壁區(qū)中。
17.如權(quán)利要求1所述的晶體管，其特征在于，其中晶體管包含一個MOS晶體管，本體區(qū)包含一個第一導(dǎo)電類型的阱區(qū)，阱區(qū)形成在半導(dǎo)體本體中，MOS晶體管還包含一個第二導(dǎo)電類型的漏極擴(kuò)散區(qū)，形成在柵極電極和溝槽之間的柵極電極第二側(cè)上的本體區(qū)中，其中MOS晶體管在柵極電極下方具有一個橫向通道，漏極電流從漏極擴(kuò)散區(qū)，沿溝槽側(cè)壁，流至摻雜側(cè)壁區(qū)中的垂直漏極電流通路。
18.一種制備晶體管的方法，其特征在于，該方法包含: 制備一個半導(dǎo)體本體； 在半導(dǎo)體本體中，制備一個第一導(dǎo)電類型的本體區(qū)； 制備一個柵極電極，與本體區(qū)部分重疊，柵極電極通過柵極電介質(zhì)層，與半導(dǎo)體本體絕緣； 在柵極電極第一側(cè)的本體區(qū)中，制備一個第二導(dǎo)電類型的源極擴(kuò)散區(qū)； 在柵極電極第二側(cè)的半導(dǎo)體本體中，制備一個溝槽，柵極電極第二側(cè)與柵極電極第一側(cè)相對； 制備一個側(cè)壁電介質(zhì)層，內(nèi)襯溝槽的側(cè)壁；并且 沿溝槽的側(cè)壁，在半導(dǎo)體本體中注入第二導(dǎo)電類型的摻雜物，以構(gòu)成摻雜側(cè)壁區(qū)，摻雜側(cè)壁區(qū)構(gòu)成晶體管的垂直漏極電流通路。
19.如權(quán)利要求18所述的方法，其特征在于，該方法還包含: 在溝槽底部，制備一個底部電介質(zhì)層； 在底部電介質(zhì)層上方的溝槽中，制備一個導(dǎo)電層；并且 將導(dǎo)電層電連接到柵極電極或源極電極。
20.如權(quán)利要求18所述的方法，其特征在于，其中制備半導(dǎo)體本體包含: 制備一個第一導(dǎo)電類型的襯底； 在襯底上制備一個第二導(dǎo)電類型的掩埋層；并且 在襯底上制備一個第二導(dǎo)電類型的外延層， 其中溝槽至少觸及掩埋層，晶體管的漏極電流流經(jīng)摻雜側(cè)壁區(qū)，流至掩埋層。
21.如權(quán)利要求20所述的方法，其特征在于，該方法還包含: 在半導(dǎo)體本體中，制備一個第二溝槽，遠(yuǎn)離溝槽，至少觸及掩埋層； 在第二溝槽中，制備一個側(cè)壁電介質(zhì)層； 在第二溝槽以下的半導(dǎo)體本體中，制備一個第二導(dǎo)電類型的溝槽底部摻雜區(qū)；并且 在第二溝槽中，制備一個導(dǎo)電層， 其中第二溝槽的導(dǎo)電層與溝槽底部摻雜區(qū)和掩埋層電接觸，導(dǎo)電層構(gòu)成一個溝槽漏極電極，傳輸晶體管的漏極電流。
22.如權(quán)利要求18所述的方法，其特征在于，該方法還包含: 在溝槽以下的半導(dǎo)體本體中，制備一個第二導(dǎo)電類型的溝槽底部摻雜區(qū)，并且沿溝槽的側(cè)壁，與半導(dǎo)體本體中的摻雜側(cè)壁區(qū)電接觸； 制備一個厚電介質(zhì)層，作為側(cè)壁電介質(zhì)層，內(nèi)襯溝槽的側(cè)壁；并且在溝槽中制備一個導(dǎo)電層，與溝槽底部摻雜區(qū)電接觸，導(dǎo)電層構(gòu)成一個溝槽漏極電極，其中在垂直漏極電流通路中流動的晶體管漏極電流，直接流至溝槽底部摻雜區(qū)和溝槽漏極電極。
23.如權(quán)利要求18所述的方法，其特征在于，該方法還包含: 在溝槽以下的半導(dǎo)體本體中，制備一個第二導(dǎo)電類型的溝槽底部摻雜區(qū)，并且沿溝槽的側(cè)壁，與半導(dǎo)體本體中的摻雜側(cè)壁區(qū)電接觸； 在溝槽底部，制備一個底部電介質(zhì)層； 在底部電介質(zhì)層上方的溝槽中，制備一個第一導(dǎo)電層； 刻蝕第一導(dǎo)電層和底部電介質(zhì)層中形成第一內(nèi)部溝槽； 在第一內(nèi)部溝槽中，制備一個電介質(zhì)層； 在電介質(zhì)層中，刻蝕第二內(nèi)部溝槽，刻蝕到溝槽底部； 在第二內(nèi)部溝槽中，制備一個第二導(dǎo)電層，與溝槽底部摻雜區(qū)電接觸，剩余的電介質(zhì)層使第一導(dǎo)電層與第二導(dǎo)電層絕緣，第二導(dǎo)電層構(gòu)成一個溝槽柵極電極；并且將第一導(dǎo)電層電連 接到柵極電極或源極電極， 其中在垂直漏極電流通路中流動的晶體管漏極電流，直接流至溝槽底部摻雜區(qū)和溝槽漏極電極。
【文檔編號】H01L29/78GK104051534SQ201310671827
【公開日】2014年9月17日 申請日期:2013年12月12日 優(yōu)先權(quán)日:2012年12月19日
【發(fā)明者】秀明土子 申請人:萬國半導(dǎo)體股份有限公司