半導體器件的制作方法
【專利摘要】本實用新型涉及半導體器件。提供了能夠減小源極電極間電阻RSS（導通）并且減小芯片大小的半導體器件。根據(jù)本實用新型的半導體器件包括：芯片，其被分區(qū)為包括第一區(qū)域、第二區(qū)域和第三區(qū)域的三個區(qū)域；以及，公共漏極電極，其被設置在芯片的背表面上，其中，在第一和第三區(qū)域之間形成第二區(qū)域，在第一區(qū)域和第三區(qū)域中形成第一MOSFET，并且在第二區(qū)域中形成第二MOSFET。
【專利說明】半導體器件
[0001]相關申請的交叉引用
[0002]本申請基于在2012年5月29日提交的日本專利申請N0.2012-121503并且要求其優(yōu)先權的權益，其公開通過引用以其整體被并入在此。
【技術領域】
[0003]本實用新型涉及半導體器件。例如，本實用新型涉及包括絕緣柵型場效應晶體管的半導體器件，該絕緣柵型場效應晶體管具有垂直晶體管結(jié)構(gòu)。
【背景技術】
[0004]用于鋰離子(Li+)電池保護的CSP (芯片尺寸封裝)型MOSFET (金屬氧化物半導體場效應晶體管)(EFLIP:用于鋰離子電池保護的生態(tài)倒裝芯片M0SFET)的開發(fā)已經(jīng)從過去開始在進行。作為像這樣的M0SFET，已知在背表面上設置由金屬板或金屬膜構(gòu)成的漏極電極的單芯片雙類型MOSFET結(jié)構(gòu)(日本未審查專利申請公布N0.2008-109008 (Yoshida)和用于專利申請的PCT國際公布N0.2004-502293 (Kinzer等)的公布的日語翻譯)。
[0005]在Yoshida中公開的半導體器件中，通過使用在背表面上形成的公共漏極電極(未示出)在一個半導體襯底上封裝兩個M0SFET。在第一源極電極上，設置了連接到該第一源極電極的兩個第一源極凸塊電極。在第二源極電極上，設置了連接到該第二源極電極的兩個第二源極凸塊電極。
[0006]沿著芯片的短邊布置該第一源極凸塊電極和第二源極凸塊電極。在第一源極凸塊電極之間設置第一柵極凸塊電極，并且在第二源極凸塊電極之間設置第二柵極凸塊電極。在具有像這樣的結(jié)構(gòu)的MOSFET中，在沿著芯片的短邊的方向上形成電流路徑，并且電流流過在背表面上設置的公共漏極電極。
[0007]而且，在Kinzer等中公開的半導體器件中，將芯片分區(qū)為四個區(qū)域，并且交錯地布置FETl和FET2。FETl和FET2的每一個具有U形，并且FETl和FET2彼此接合。FETl和2的柵極焊盤Gl和G2在芯片的相對角處形成于它們各自的FETl和2的區(qū)域內(nèi)。
實用新型內(nèi)容
[0008]本發(fā)明人已經(jīng)發(fā)現(xiàn)下面的問題。在單芯片雙類型MOSFET中，在這些源極電極之間的電阻RSS (導通)(以下稱為“源極電極間電阻RSS (導通)”)被用作其性能的指標，并且已經(jīng)期望減小該源極電極間電阻RSS (導通)。當該單芯片雙類型MOSFET在導通狀態(tài)中時，源極電極間電阻RSS (導通)包括芯片電阻R (芯片)、Al擴展電阻R (Al)和背表面電阻R(背面金屬)。
[0009]在Yoshida中，通過在半導體襯底中在沿著芯片的短邊的方向上形成水平方向電流路徑來降低背表面電阻R(背面金屬)。然而，在Yoshida中，因為需要增大芯片的長寬比，所以芯片大小變大。因此，有可能在封裝容易度或封裝可靠性上出現(xiàn)問題。
[0010]本發(fā)明的第一方面是半導體器件，包括:芯片，所述芯片被分區(qū)為包括第一區(qū)域、第二區(qū)域和第三區(qū)域的三個區(qū)域；以及公共漏極電極，所述公共漏極電極被設置在所述芯片的背表面上，其中，所述第二區(qū)域形成在所述第一區(qū)域和所述第三區(qū)域之間，第一 MOSFET形成在所述第一區(qū)域和所述第三區(qū)域中，并且第二 MOSFET形成在所述第二區(qū)域中。
[0011]本發(fā)明的第二方面是根據(jù)本發(fā)明的第一方面的半導體器件，其中，所述第一MOSFET的大小大于所述第二 MOSFET的大小。
[0012]本發(fā)明的第三方面是根據(jù)本發(fā)明的第一方面的半導體器件，進一步包括:第一柵極焊盤，所述第一柵極焊盤被設置在所述第一區(qū)域中，所述第一柵極焊盤被電連接到所述第一 MOSFET ；以及第二柵極焊盤，所述第二柵極焊盤被設置在所述第三區(qū)域中，所述第二柵極焊盤被電連接到所述第二 M0SFET。
[0013]本發(fā)明的第四方面是根據(jù)本發(fā)明的第三方面的半導體器件，其中，在所述第二區(qū)域中未設置柵極焊盤。
[0014]本發(fā)明的第五方面是根據(jù)本發(fā)明的第三方面的半導體器件，其中所述第一、第二和第三區(qū)域中的每一個包括兩個源極焊盤，并且所述第一和第二柵極焊盤中的每一個被設置為夾在所述兩個源極焊盤之間。
[0015]本發(fā)明的第六方面是根據(jù)本發(fā)明的第五方面的半導體器件，其中，在所述第二區(qū)域中，所述第二 MOSFET的源極焊盤形成在夾在所述兩個源極焊盤之間的位置。
[0016]本發(fā)明的第七方面是根據(jù)本發(fā)明的第三方面的半導體器件，其中所述第一、第二和第三區(qū)域中的每一個包括兩個源極焊盤，在所述第一區(qū)域中，所述源極焊盤中的一個被設置為夾在所述源極焊盤中的另一個和所述第一柵極焊盤之間，在所述第三區(qū)域中，所述源極焊盤中的一個被設置為夾在所述源極焊盤中的另一個和所述第二柵極焊盤之間，以及所述第一和第二柵極焊盤被設置為沿著所述芯片的短邊布置成一行。
[0017]本發(fā)明的第八方面是根據(jù)本發(fā)明的第一方面的半導體器件，其中所述第一、第二和第三區(qū)域中的每一個包括兩個源極焊盤，并且所述半導體器件進一步包括:分別被設置在所述第一區(qū)域和所述第三區(qū)域中的柵極焊盤，該柵極焊盤中的每一個被設置在夾在所述兩個源極焊盤之間的位置，并且被電連接到所述第一 MOSFET ;以及被設置在所述第二區(qū)域中的柵極焊盤，該柵極焊盤被設置在夾在所述兩個源極焊盤之間的位置，并且被電連接到所述第二 MOSFET。
[0018]本發(fā)明的第九方面是根據(jù)本發(fā)明的第一方面的半導體器件，其中，所述第一和第三區(qū)域被部分地連接，由此所述第一 MOSFET被形成為U形。
[0019]本發(fā)明的第十方面是根據(jù)本發(fā)明的第一方面的半導體器件，其中，所述第一和第三區(qū)域被設置為圍繞所述第二區(qū)域，由此所述第一 MOSFET被形成為矩形框形狀。
[0020]本發(fā)明的第十一方面是根據(jù)本發(fā)明的第一方面的半導體器件，其中，所述第二區(qū)域被形成為使得所述第二區(qū)域的一部分突出到所述第一區(qū)域側(cè)和第三區(qū)域側(cè)。
[0021]第一方面是通過下述方式獲得的半導體器件:以如下方式將芯片分區(qū)為包括第一區(qū)域、第二區(qū)域和第三區(qū)域的三個區(qū)域，使得第二區(qū)域形成在第一和第三區(qū)域之間；在第一區(qū)域和第三區(qū)域中形成第一 MOSFET ;在第二區(qū)域中形成第二 MOSFET ;并且，在芯片的背表面上形成公共漏極電極。
[0022]根據(jù)該方面，有可能提供能夠在不增大芯片大小的情況下減小源極電極間電阻RSS (導通)的半導體器件?！緦＠綀D】
【附圖說明】
[0023]通過下面結(jié)合附圖描述特定實施例，上面和其他方面、優(yōu)點和特征將更清楚，在附圖中:
[0024]圖1示出根據(jù)第一實施例的半導體器件的配置；
[0025]圖2示出在圖1中所示的半導體器件的柵極線的配置示例；
[0026]圖3是示出在沿著在圖2中的線II1-1II所取的截面中的結(jié)構(gòu)示例和電流路徑的示意圖；
[0027]圖4是示出在根據(jù)第一實施例的半導體器件中的電流路徑的示意圖；
[0028]圖5示出了根據(jù)第二實施例半導體器件的配置；
[0029]圖6示出在圖5中所示的半導體器件的柵極線的配置示例；
[0030]圖7是沿著在圖5中的線V1-VI所取的截面；
[0031]圖8是沿著在圖5中的線VI1-VII所取的截面；
[0032]圖9是沿著在圖5中的線VII1-VIII所取的截面；
[0033]圖10示出根據(jù)第二實施例的半導體器件的柵極線的另一個配置示例；
[0034]圖11示出根據(jù)第三實施例的半導體器件的配置；
[0035]圖12示出在圖11中所示的半導體器件的柵極線的配置示例；
[0036]圖13示出根據(jù)第四實施例的半導體器件的配置；
[0037]圖14示出在圖13中所示的半導體器件的柵極線的配置示例；
[0038]圖15示出根據(jù)第五實施例的半導體器件的配置；
[0039]圖16示出在圖15中所示的半導體器件的柵極線的配置示例；
[0040]圖17示出根據(jù)第六實施例的半導體器件的配置；
[0041]圖18示出在圖17中所示的半導體器件的柵極線的配置示例；
[0042]圖19示出根據(jù)第七實施例的半導體器件的另一種配置；
[0043]圖20示出在圖19中所示的半導體器件的柵極線的配置示例；
[0044]圖21示出比較示例的配置；以及
[0045]圖22是示出在圖21中所示的比較示例中的電流路徑的示意圖。
【具體實施方式】
[0046]以下參考附圖來詳細描述根據(jù)該方面的實施例。注意，為了說明實施例，貫穿所有附圖，向具有相同功能的部件分配相同的符號，并且省略重復的說明。而且，實施例不是彼此不相關的，除非另外指定。即，它們以下述方式相關:一個實施例是另一個實施例的一部分或全部的修改示例、詳細示例或補充示例。
[0047]根據(jù)實施例的半導體器件涉及在背表面上包括公共漏極電極的單芯片雙類型MOSFET0 MOSFET中的一個被劃分為兩個區(qū)域，并且另一個MOSFET被設置為使得被夾在該一個MOSFET的兩個被劃分的區(qū)域之間。結(jié)果，改善了有效長寬比，而不增大芯片的整體長寬t匕，并且因此使得有可能減小源極電極間電阻RSS (導通)。
[0048]第一實施例
[0049]以下參考圖1來描述根據(jù)第一實施例的半導體器件的配置。圖1示出根據(jù)第一實施例的半導體器件10的配置。如圖1中所示，半導體器件10包括芯片11、柵極線12、柵極焊盤Gl和G2與源極焊盤SI和S2。在這個實施例中，芯片11具有矩形。而且，將短邊方向定義為“x方向”，將長邊方向定義為“y方向”，并且，將高度方向定義為“z方向”。注意，貫穿附圖，也以相同的方式定義方向。
[0050]芯片11被分區(qū)為包括第一區(qū)域11a、第二區(qū)域Ilb和第三區(qū)域Ilc的三個區(qū)域。第一區(qū)域11a、第二區(qū)域Ilb和第三區(qū)域Ilc以此順序被沿著X方向設置。即，在第一區(qū)域Ila和第三區(qū)域Ilc之間設置第二區(qū)域lib。S卩，在第一區(qū)域Ila和第三區(qū)域Ilc之間夾著第二區(qū)域lib。
[0051]在第一區(qū)域Ila和第三區(qū)域Ilc中形成第一 MOSFET (以下稱為“M0S1”)。S卩，將MOSl劃分為兩個區(qū)域。在第二區(qū)域Ilb中形成與第一 MOSFET不同的第二 MOSFET (以下稱為“M0S2”)。S卩，M0S2被設置為使得被夾在被劃分為兩個區(qū)域的MOSl之間。
[0052]在第一區(qū)域Ila和第三區(qū)域Ilc的每一個中設置了兩個源極焊盤SI。這些源極焊盤SI電連接到M0S1。在第一區(qū)域Ila和第三區(qū)域Ilc的每一個中的兩個源極焊盤SI之間設置電連接到MOSl的柵極焊盤G1。
[0053]在第二區(qū)域Ilb中設置了電連接到M0S2的兩個源極焊盤S2。在兩個源極焊盤S2之間設置了電連接到M0S2的柵極焊盤G2。柵極焊盤Gl和G2連接到相應的柵極線12。柵極線12被設置為使得圍繞被劃分為兩個區(qū)域的MOSl和M0S2中的每一個。
[0054]圖2示出在圖1中所示的根據(jù)第一實施例的半導體器件的柵極線的配置的示例。柵極線12包括第一柵極線12a、第二柵極線12b和EQR (等電勢環(huán))線12c。
[0055]第一柵極線12a是環(huán)形線，其中的每一條圍繞第一區(qū)域Ila和第三區(qū)域Ilc的相應的一個。第一區(qū)域Ila和第三區(qū)域Ilc中的每一個的柵極焊盤Gl連接到第一柵極線12a的相應的一個。柵極焊盤Gl中的的每一個通過相應的第一柵極線12a接線到芯片11的外圍區(qū)域。
[0056]第二柵極線12b是圍繞第二區(qū)域Ilb的環(huán)形線。柵極焊盤G2連接到第二柵極線12b。柵極焊盤G2通過第二柵極線12b接線到芯片11的外圍區(qū)域。第一柵極線12a和第二柵極線12b被設置為以便減小柵極電阻，并且也被稱為“柵極指”。
[0057]EQR線12c是環(huán)形線，其被設置為使得圍繞第一區(qū)域11a、第二區(qū)域Ilb和第三區(qū)域Ilc的全部。通過將EQR線12c保持在漏極電勢，抑制耗盡層的擴展使得耗盡層未到達芯片的邊緣，并且因此使得有可能保持在芯片邊緣處的耐壓。注意，EQR線12c不控制MOSl或M0S2導通/截止。如此一來，如果耐壓足夠，則可以省略EQR線12c。
[0058]在第一區(qū)域Ila和第三區(qū)域Ilc中的每一個中，在位于源極焊盤SI下面的層中設置第一源極電極13a。在第二區(qū)域Ilb中，在位于源極焊盤S2下面的層中設置第二源極電極 13b。
[0059]第一柵極線12a、第二柵極線12b、EQR線12c、第一源極電極13a和第二源極電極13b等中的每一個是鋁線層，并且通過濺射、鍍覆、CVD或類似的技術形成。注意，諸如Cu的具有比鋁低的電阻的金屬或合金或諸如被以高濃度摻雜雜質(zhì)的多晶硅的半導體可以被用作鋁線層的替代品?？梢酝ㄟ^鍍覆或類似的技術來形成包括源極焊盤SI和S2與柵極焊盤Gl和G2的焊盤部分。
[0060]在芯片11的背表面上設置漏極電極(在圖1和2中未示出)。這個漏極電極用于MOSl和M0S2兩者。以下參考圖3描述半導體器件10的截面結(jié)構(gòu)和源極電極間電阻RSS(導通)。圖3是示出在沿著在圖2中的線II1-1II所取的截面中的裝置結(jié)構(gòu)和電流路徑的示例的示意圖。
[0061]如圖3中所示，半導體器件10進一步包括半導體襯底14、外延層15、第二導電型擴散層16、第一導電型擴散層17、漏極電極18和垂直晶體管結(jié)構(gòu)19。
[0062]半導體襯底14例如是通常由Si制成的半導體襯底。通過晶體生長來形成半導體襯底14。然而，半導體襯底14不限于由Si制成的半導體襯底。即，半導體襯底14可以由諸如GaN、SiC、InP和GaAs的化合物半導體制成或可以由它們的固溶體制成。
[0063]在第一導電型半導體襯底14的前表面上，在z方向上連續(xù)地堆疊了第一導電型外延層15、第二導電型擴散層16和第一導電型擴散層17。注意，當?shù)谝粚щ妼邮莕層時，第二導電類型是P層，或者反之亦然。
[0064]通過使用擴展、離子注入或類似的技術與晶體生長一起形成外延層15。通過向外延層15內(nèi)的離子注入和擴散或者通過類似的技術，形成第二導電型擴散層16和第一導電型擴散層17中的每一個。
[0065]在第一導電型擴散層17、第二導電型擴散層16和外延層15中，形成從第一導電型擴散層17向外延層15延伸的多個柵極溝槽。而且，在這個區(qū)域中形成垂直晶體管結(jié)構(gòu)19。
[0066]在柵極溝槽中，形成柵極絕緣膜、通常由多晶硅等構(gòu)成的柵極電極和層間絕緣膜(未示出)。而且，第一導電型擴散層17作為源極區(qū)域，并且第二導電型擴散層16作為溝道區(qū)域(也稱為“基極區(qū)域”)。而且，第一導電型半導體襯底14和外延層15作為漏極區(qū)域。
[0067]在第一區(qū)域Ila和第三區(qū)域Ilc中的每一個中，上述的第一源極電極13a形成在第一導電型擴散層17的形成垂直晶體管結(jié)構(gòu)19的區(qū)域上。在第二區(qū)域Ilb中，第二源極電極13b形成在第一導電型擴散層17的形成垂直晶體管結(jié)構(gòu)19的區(qū)域上面。
[0068]源極焊盤SI形成在第一源極電極13a上，并且源極焊盤S2形成在第二源極電極13b上面。諸如金屬膜的漏極電極18被設置在半導體襯底14的背表面上面。
[0069]第一柵極線12a分別被設置在第一源極電極13a外部。EQR線12c被布置在芯片的最外側(cè)。第二柵極線12b和第一柵極線12a被設置在第一源極電極13a和第二源極電極13b之間。從第二源極電極13b看，第二柵極線12b和第一柵極線12a以此順序布置。
[0070]在圖3中，如通過虛線繪制的箭頭所示，以下述方式形成電流路徑:電流從源極焊盤SI通過在背表面上設置的漏極電極18向源極焊盤S2流動。源極電極間電阻RSS(導通)包括:在第一和第二源極電極13a和13b中的Al擴展電阻R (Al);包括垂直晶體管結(jié)構(gòu)19等的芯片11的芯片電阻R (芯片)；與在漏極電極18中的背表面電阻R (背面金屬)。
[0071 ] 漏極電極18優(yōu)選地包括T1-Ag或T1-N1-Ag金屬堆疊結(jié)構(gòu)或T1-Au或T1-N1-Au金屬堆疊結(jié)構(gòu)。特別地，因為根據(jù)實施例，背表面金屬電阻顯著地影響在MOSFET中的RSS(導通)，所以背表面金屬結(jié)構(gòu)的薄層電阻優(yōu)選地等于或小于50mQ/sq。更優(yōu)選地，薄層電阻等于或小于30m Q /sq。
[0072]注意，垂直晶體管結(jié)構(gòu)19可以是UMOS (U型金屬氧化物半導體)結(jié)構(gòu)或DMOS (雙擴散金屬氧化物半導體)結(jié)構(gòu)，其具有下述結(jié)構(gòu):該結(jié)構(gòu)允許電流在與設置在芯片的前表面上的第一源極電極13a和第二源極電極13b和設置在背表面上的漏極電極18垂直的方向上流動。
[0073]如上所述，在第一實施例中，M0S2被設置在MOSl的兩個所劃分的區(qū)域之間。利用像這樣的配置，如由在圖3中的通過虛線繪制的箭頭所示，電流方向是沿著短邊的X方向，即，從相應的源極焊盤SI向源極焊盤S2的方向。而且，電流的寬度在每一個區(qū)域(第一區(qū)域11a、第二區(qū)域Ilb和第三區(qū)域lie)延伸的方向(y方向)。
[0074]結(jié)果，不必改變芯片形狀，以便增大芯片的整體長寬比。而且，有可能增大實質(zhì)上的長寬比，并且減小源極電極間電阻RSS (導通)，特別是背表面電阻R (背面金屬)。
[0075]通常，在單芯片雙類型半導體器件中，MOSl的大小等于M0S2的大小，以便平衡每一個MOSFET的驅(qū)動能力。然而，在第一實施例中，在MOSl中設置兩個柵極焊盤Gl的同時，僅在M0S2中設置一個柵極焊盤G2。
[0076]因為設置柵極焊盤的區(qū)域是作為有源單元的無效區(qū)域，所以M0S2的驅(qū)動能力變得大于MOSl的驅(qū)動能力。而且，當與具有以相同芯片大小中的一個MOSl和一個M0S2的單芯片雙類型半導體器件相比較時，因為在X方向上劃分源極電極區(qū)域，可以減小在X方向上擴散的電流的平均擴散路徑，如下所述。因此，M0S2的驅(qū)動能力提高。
[0077]圖4是在圖3中所示的M0S1/M0S2/M0S1的布置中的最長電流路徑的示意圖。而且，圖22示出在將芯片劃分為兩個區(qū)域并且所劃分的區(qū)域分別被用作MOSl和M0S2的比較示例中的最長電流路徑的示意圖。在圖22中，向與圖4中的部件相同的部件分配相同的符號。通過在圖4和22中的每一個中的粗體虛線箭頭來指示最長電流路徑。
[0078]如圖4中所示，因為在M0S1/M0S2/M0S1的布置中，電流從位于兩側(cè)上的MOSl流入中央的M0S2，所以最長電流路徑具有從MOSl的芯片邊緣側(cè)上的端部至M0S2的中心的距離。
[0079]與此相反，在圖22中的比較例示中的M0S1/M0S2的布置中，最長電流路徑具有從在MOSl的芯片邊緣側(cè)上的端部至在M0S2的芯片邊緣側(cè)上的端部的距離。因此，比較示例的最長電流路徑比根據(jù)第一實施例的布置的最長電流路徑長。即，在該比較示例中的MOSl/M0S2的布置中，即使當芯片的整體長寬比增大時，也出現(xiàn)源自最長路徑增大的損失。
[0080]因此,在第一實施例中，有可能使得M0S2的大小小于MOSl的總大小，以便平衡MOSl和M0S2的驅(qū)動能力。即，MOSl的總大小大于M0S2的大小。結(jié)果，可以更進一步減小芯片大小。
[0081]而且，因為在每一個區(qū)域中設置柵極焊盤，所以可以單獨地控制每一個M0S。而且，在兩個源極焊盤SI之間設置柵極焊盤G1，并且在兩個源極焊盤S2之間設置柵極焊盤G2。即，因為在中心設置柵極焊盤Gl和G2，所以有可能減少因為由芯片11的彎曲引起的物理應力導致的有缺陷連接的出現(xiàn)，并且由此減少故障的出現(xiàn)。
[0082]順便提及，當芯片被進一步分區(qū)，例如被分區(qū)為四個區(qū)域并且由此將晶體管布置為“M0S1/M0S2/M0S1/M0S2”時，如果芯片具有相同的芯片大小，則最長電流路徑變得比在將芯片分區(qū)為“M0S1/M0S2/M0S1”的三個區(qū)域的情況短。因此，假定與被劃分為三個區(qū)域的情況相比較，在劃分為四個區(qū)域的情況下減小了源自最長電流路徑的長度的損失。
[0083]然而，雖然在MOSl和M0S2之間的元件隔離區(qū)域卿，無效區(qū)域)的數(shù)量在被劃分為三個區(qū)域的情況下為2，但是元件隔離區(qū)域在劃分為四個區(qū)域的情況下為3。因此，與被劃分為三個區(qū)域相比較，有效單元面積的比率在被劃分為四個區(qū)域的情況下減小。因此，當芯片大小相同時，與劃分為三個區(qū)域相比較，驅(qū)動能力在劃分為四個區(qū)域的情況下更小。
[0084]最長電流路徑的長度和有效單元面積的比率相對于劃分數(shù)量具有折中關系。芯片大小變得越小，則與由最長電流路徑的長度對于驅(qū)動能力的影響相比較，由有效單元面積對于驅(qū)動能力的影響越大。即，芯片大小變得越小，則與在劃分為四個區(qū)域時的驅(qū)動能力相比較，在劃分為三個區(qū)域時的驅(qū)動能力變得越大。
[0085]而且，在被劃分為四個區(qū)域的情況下，需要對于M0S1/M0S2/M0S1/M0S2中的每一個設置源極焊盤。結(jié)果，在沿著一個方向以一行布置四個源極焊盤。芯片大小變得越小，則源極焊盤的大小變得越小。因此，在電路板側(cè)上的焊盤和線在大小上也需要減小。結(jié)果，與劃分為三個區(qū)域相比較，在電路板上安裝芯片變得更難。而且，因為與劃分為三個部分相比較，在劃分為四個區(qū)域時焊盤的總數(shù)增大，所以存在有缺陷焊盤連接出現(xiàn)頻率增大的擔心。因此，劃分為三個區(qū)域在封裝容易度、生產(chǎn)率和成本上比劃分為四個部分更好。如上所述，劃分為三個區(qū)域比劃分為兩個區(qū)域或劃分為四個區(qū)域更好。
[0086]第二實施例
[0087]以下參考圖5來描述根據(jù)第二實施例的半導體器件的配置。圖5示出根據(jù)第二實施例的半導體器件IOA的配置。在圖5中，向與在上面的說明中的部件相同的部件分配相同的符號，并且根據(jù)情況省略它們的說明。
[0088]在根據(jù)這個實施例的半導體器件中，封裝兩個M0SFET，即，第一 MOSFET MOSl和第二 MOSFET M0S2。因此，需要至少兩個柵極焊盤來驅(qū)動這些M0SFET。在第一實施例中，說明在每一個被分區(qū)的區(qū)域中設置柵極焊盤的示例。
[0089]然而，因為設置柵極焊盤的區(qū)域變?yōu)橛糜谠礃O電極間電阻RSS (導通)的無效區(qū)域，所以期望減少柵極焊盤的數(shù)量。因此，本申請的發(fā)明人已經(jīng)設計了一種用于減少柵極焊盤的數(shù)量的技術。在第二實施例中，去除驅(qū)動被劃分為兩個區(qū)域的MOSl的柵極焊盤Gl中的一個。此外，在去除了柵極焊盤Gl的區(qū)域中設置驅(qū)動M0S2的柵極焊盤G2。
[0090]如圖5中所示，與第一實施例類似，將芯片11分區(qū)為包括第一區(qū)域11a、第二區(qū)域Ilb和第三區(qū)域Ilc的三個區(qū)域。而且，在第一區(qū)域Ila和第三區(qū)域Ilc之間設置第二區(qū)域lib。在第一區(qū)域Ila和第三區(qū)域Ilc中形成M0S1，并且在第二區(qū)域Ilb中形成M0S2。
[0091]在第一區(qū)域Ila中，在兩個源極焊盤SI之間設置電連接到MOSl的柵極焊盤G1。在第三區(qū)域Ilc中，在兩個源極焊盤SI之間設置電連接到M0S2的柵極焊盤G2。S卩，將柵極焊盤Gl和G2布置為使得關于插入在其間的第二區(qū)域Ilb相對。在第二區(qū)域Ilb中，在兩個源極焊盤S2之間不設置柵極焊盤。
[0092]通過如上所述分別在設置在第二區(qū)域Ilb外部的第一區(qū)域I Ia和第三區(qū)域Ilc中設置柵極焊盤Gl和G2，有可能使得封裝更容易。而且，通過相對于芯片11的中線(第二區(qū)域Ilb的中線)對稱地設置柵極焊盤Gl和G2與源極焊盤SI，有可能減小當安裝芯片時因為彎曲等引起的物理應力，并且由此保證封裝可靠性。
[0093]以下參考圖6來描述在圖5中所示的根據(jù)第二實施例的半導體器件的(一條或多條)柵極線的配置。圖6示出根據(jù)第二實施例的半導體器件IOA的(一條或多條)柵極線的配置的示例。如圖6中所示，第二柵極線12b被設置為使得圍繞第二區(qū)域lib。在第三區(qū)域Ilc中設置的柵極焊盤G2連接到第二柵極線12b。
[0094]柵極線12a被設置為使得圍繞第一區(qū)域Ila和第三區(qū)域Ilc中的每一個。而且，在第二區(qū)域Ilb中，第一柵極線12a在第二柵極線12b外部的區(qū)域中從第一區(qū)域Ila向第三區(qū)域Ilc延伸。
[0095]即，在第二柵極線12b外部的區(qū)域中，圍繞第一區(qū)域IIa的第一柵極線12a連接到圍繞第三區(qū)域Ilc的第一柵極線12a。因此，通過第一柵極線12a圍繞第二柵極線12b。注意，被設置為使得圍繞第三區(qū)域Ilc的第一柵極線12a的一部分打開。
[0096]在這個打開的部分中，形成將第二柵極線12b與柵極焊盤G2連接的線。在第一區(qū)域Ila中設置的柵極焊盤Gl連接到第一柵極線12a。EQR線12c被設置為使得圍繞第一區(qū)域11a、第二區(qū)域Ilb和第三區(qū)域Ilc的全部。盡管如此，如果耐壓足夠，則可以省略EQR線12c。
[0097]以下參考圖7至9來描述半導體器件IOA的截面結(jié)構(gòu)。圖7至9分別是圖6的V1-VI截面、VI1-VII截面和VII1-VIII截面。注意，因為圖7是設置了源極焊盤SI和S2的區(qū)域的截面并且與圖3相同，所以省略其說明。
[0098]圖8是如下區(qū)域的截面:在該區(qū)域中，在每一個區(qū)域中，不設置源極焊盤SI和S2與柵極焊盤Gl和G2中的任何一個。不在第一源極電極13a和第二源極電極13b上面設置在圖6中所示的源極焊盤SI和S2。其他配置類似于在圖3中所示的配置，并且因此省略其說明。
[0099]圖9是設置了柵極焊盤Gl和G2的區(qū)域的截面。如圖9中所示，在第一區(qū)域Ila中，在第一源極電極13a之間設置包括氧化膜20、柵極電極21和柵極焊盤Gl的堆疊體。同時，在第三區(qū)域IIc中，在第一源極電極13a之間設置包括氧化膜20、柵極電極21和柵極焊盤G2的堆疊體。在這些區(qū)域中，在位于第一源極電極13a下面的層中設置垂直晶體管結(jié)構(gòu)19。在第二區(qū)域Ilb中，在位于設置了半導體器件10的第一導電型擴散層17的區(qū)域上面的層中設置第二源極電極13b。
[0100]在第二實施例中，類似于第一實施例，在MOSl的兩個所劃分的區(qū)域之間設置M0S2。結(jié)果，有可能增大實質(zhì)上的長寬比，并且減小源極電極間電阻RSS (導通)。而且，在第二實施例中，在MOSl的所劃分的區(qū)域中的一個中設置用于驅(qū)動MOSl的柵極焊盤G1，并且在MOSl的所劃分的區(qū)域中的另一個中設置用于驅(qū)動M0S2的柵極焊盤G2。
[0101]以這種方式，雖然MOSl被劃分為兩個區(qū)域并且因此在芯片11中總共存在三個區(qū)域，但是柵極焊盤的數(shù)量可以被減少為兩個。以這種方式，有可能減少設置(一個或多個)柵極焊盤的區(qū)域，并且由此更進一步減小源極電極間電阻RSS (導通)。
[0102]通常，在單芯片雙類型半導體器件中，MOSl的大小等于M0S2的大小，以便平衡每一個MOS的驅(qū)動能力。然而，在本實施例中，雖然在構(gòu)成MOSl的第一區(qū)域Ila和第三區(qū)域Ilc中設置兩個柵極焊盤(柵極焊盤Gl和G2)，但是不在構(gòu)成M0S2的第二區(qū)域Ilb中設置柵極焊盤。
[0103]因為設置了柵極焊盤的區(qū)域是作為有源單元的無效區(qū)域，所以M0S2的驅(qū)動能力變得大于MOSl的驅(qū)動能力。而且，當具有以相同芯片大小的一個MOSl和一個M0S2的單芯片雙類型半導體器件相比較時，因為在X方向上劃分源極電極區(qū)域，可以減小在X方向上擴散的電流的平均擴散路徑。因此，M0S2的驅(qū)動能力提高。因此，有可能使得M0S2的大小小于MOSl的總大小，以便平衡MOSl和M0S2的驅(qū)動能力。即，MOSl的總大小大于M0S2的大小。[0104]而且，在第一區(qū)域I Ia中，在兩個源極焊盤SI之間設置柵極焊盤Gl，并且在第三區(qū)域Ilc中，在兩個源極焊盤SI之間設置柵極焊盤G2。即，因為在中心設置柵極焊盤Gl和G2，所以有可能減少因為由芯片11的彎曲引起的物理應力導致的有缺陷的連接的出現(xiàn)，并且由此減少故障的出現(xiàn)。
[0105]而且，通過在位于M0S2外部的MOSl的區(qū)域中設置夾在兩個MOSl之間的M0S2的柵極焊盤G2，可以在芯片的外圍區(qū)域中設置所有焊盤，S卩，源極焊盤SI和S2與柵極焊盤Gl和G2。結(jié)果，在電路板上的線的布局變得比用于在第一實施例的焊盤布置的布局更容易。
[0106]S卩，在第一實施例中，用于在電路板側(cè)上接線的中心柵極焊盤G2的線需要被接線為以便在兩個焊盤之間通過，或者需要通過使用多層布線來被接線。與此相反，在這個實施例中，因為在芯片的外圍區(qū)域中布置所有焊盤，所以可以在芯片外部設置在電路板側(cè)上的線。因此，可以容易地制作使用單層布線的布局。
[0107]以下參考圖10來描述根據(jù)第二實施例的半導體器件的另一個示例。在圖10中所示的半導體器件IOB中，在第二區(qū)域Ilb中的兩個源極焊盤S2之間設置另外的源極焊盤S2。在柵極焊盤Gl和G2之間設置該源極焊盤S2。另一種配置類似于在圖6中所示的示例中的配置，并且因此，省略其說明。因為可以在用于M0S2的柵極焊盤Gl和G2之間的空間中設置額外的柵極焊盤S2，所以可以更進一步地減小源極電極間電阻RSS (導通)。
[0108]而且，在中心M0S2中，在縱向上以一行布置多個源極焊盤S2。這些源極焊盤S2在同一電勢處。即，因為需要在電路板中沿著M0S2的縱向設置僅一條線以便連接多個源極焊盤S2，所以可以像在圖5和6的情況容易地制作使用單層布線的布局。
[0109]第三實施例
[0110]以下參考圖11來描述根據(jù)第三實施例的半導體器件的配置。圖11示出根據(jù)第三實施例的半導體器件IOC的配置。根據(jù)第三實施例的半導體器件IOC與根據(jù)第二實施例的半導體器件IOA的不同在于:部分地連接第一區(qū)域Ila和第三區(qū)域11c。在圖11中，向與在上面的說明中的部件相同的部件分配相同的符號，并且根據(jù)情況省略它們的說明。
[0111]如圖11中所述，以使得其長邊對齊的方式按順序設置第一區(qū)域I la、第二區(qū)域Ilb和第三區(qū)域11c。第一區(qū)域Ila和第三區(qū)域Ilc在半導體器件IOC的短邊側(cè)中的一個上彼此連接。即，從第一區(qū)域Ila向第三區(qū)域Ilc連續(xù)地形成設置在MOSl中的第一源極電極13a。即，在平面圖中以U形形成M0S1，并且在U形內(nèi)形成M0S2。
[0112]以下參考圖12描述在圖11中所示的根據(jù)第三實施例的半導體器件的(一條或多條)柵極線的配置。圖12示出根據(jù)第三實施例的半導體器件IOC的(一條或多條)柵極線的配置的示例。如圖12中所示，第二柵極線12b被設置為以便圍繞第二區(qū)域lib。設置在第三區(qū)域Ilc中的柵極焊盤G2連接到第二柵極線12b。
[0113]以U形來形成M0S1。沿著U形MOSl的邊界設置第一柵極線12a。而且，在U形的打開側(cè)上，第一柵極線12a在第二柵極線12b的外部從第一區(qū)域Ila向第三區(qū)域Ilc延伸。第二柵極線12b被第一柵極線12a圍繞。
[0114]注意，位于第二區(qū)域Ilb和第三區(qū)域Ilc之間的第一柵極線12a的一部分打開。在這個打開部分中，形成將第二柵極線12b與柵極焊盤G2連接的線。在第一區(qū)域Ila中設置的柵極焊盤Gl連接到第一柵極線12a。
[0115]EQR線12c被設置為使得圍繞第一區(qū)域11a、第二區(qū)域Ilb和第三區(qū)域Ilc全部。因此，在第二區(qū)域Ilb中，在U形的打開側(cè)上從第二區(qū)域Ilb向芯片11的外圍區(qū)域按順序設置第二柵極線12b、第一柵極線12a和EQR線12c。而且，在U形的關閉側(cè)上設置第二柵極線12b、兩條第一柵極線12a和EQR線12c。盡管如此，如果耐壓足夠，則可以省略EQR線12c。
[0116]利用該配置，可以增大在MOSl和M0S2之間的界面的長度，并且因此可以虛假地增大長寬比。因此，可以更進一步減小背表面電阻R (背面金屬)。而且，類似于第二實施例，因為可以在芯片的外圍區(qū)域中設置所有的焊盤，所以可以在芯片外部設置在電路板側(cè)上的線。因此，可以容易地制作使用單層布線的布局。
[0117]而且，類似于在圖10中所示的M0S2，也可以在圖11或12中所示的M0S2中的兩個源極焊盤S2之間設置第三源極焊盤S2。在該情況下，因為需要在電路板中沿著M0S2的縱向設置僅一條線以便連接多個源極焊盤S2，所以可以像在圖5和6的情況容易地制作使用單層布線的布局。
[0118]第四實施例
[0119]以下參考圖13描述根據(jù)第四實施例的半導體器件的配置。圖13示出根據(jù)第四實施例的半導體器件IOD的配置。半導體器件IOD與根據(jù)第三實施例的半導體器件IOC的不同在于:第一區(qū)域Ila和第三區(qū)域Ilc被設置為以便圍繞第二區(qū)域lib。在圖13中，向與在上面的說明中的部件相同的部件分配相同的符號，并且根據(jù)情況省略它們的說明。
[0120]如圖13中所示，以使得其長邊對齊的方式按順序設置第一區(qū)域11a、第二區(qū)域Ilb和第三區(qū)域11c。第一區(qū)域Ila和第三區(qū)域Ilc在半導體器件IOD的短邊側(cè)兩者上彼此連接。即，從第一區(qū)域Ila向第三區(qū)域Ilc連續(xù)地形成在MOSl中設置的第一源極電極13a。即，在平面圖中，以矩形框形狀形成MOSI，并且在矩形框形狀內(nèi)形成M0S2。即，M0S2完全被MOSl圍繞。
[0121]以下參考圖14來描述在圖13中所示的根據(jù)第四實施例的半導體器件的(一條或多條)柵極線的配置。圖14示出根據(jù)第四實施例的半導體器件IOD的(一條或多條)柵極線的配置的示例。如圖14中所示，設置第二柵極線12b使得圍繞第二區(qū)域lib。在第三區(qū)域Ilc中設置的柵極焊盤G2連接到第二柵極線12b。
[0122]以矩形框形狀來形成M0S1。沿著矩形框形狀的MOSl的邊界來設置第一柵極線12a。注意，位于第二區(qū)域Ilb和第三區(qū)域Ilc之間的第一柵極線12a的一部分打開。即，第一柵極線12a包括一條環(huán)形線和設置在該一條環(huán)形線內(nèi)的部分環(huán)形線。在內(nèi)部第一柵極線12a的打開部分中，形成將第二柵極線12b與柵極焊盤G2連接的線。在第一區(qū)域Ila中設置的柵極焊盤Gl連接到第一柵極線12a。
[0123]外部第一柵極線12a通過位于柵極溝槽(未示出)中的柵極電極電連接到內(nèi)部第一柵極線12a。換句話說，環(huán)形第一柵極線12a和部分環(huán)形的第一柵極線12a經(jīng)由柵極溝槽彼此電連接。利用該布置，MOSl的源極電極不被第一柵極線12a和第二柵極線12b劃分，并且因此可以形成為一個源極電極。
[0124]EQR線12c被設置為使得圍繞第一區(qū)域11a、第二區(qū)域Ilb和第三區(qū)域Ilc的全部。因此，在半導體器件IOD中，從芯片11的內(nèi)側(cè)向外側(cè)設置環(huán)形第二柵極線12b、具有打開部分的部分環(huán)形線、環(huán)形第一柵極線12a和環(huán)形EQR線12c。盡管如此，如果耐壓足夠，則可以省略EQR線12c。[0125]利用該配置，與第三實施例相比較，可以更進一步增大在MOSl和M0S2之間的界面的長度，并且因此，可以虛假地增大長寬比。因此，可以更進一步減小背表面電阻R(背面金屬)。而且，類似于第二實施例，因為可以在芯片的外圍區(qū)域中設置所有焊盤，所以可以在芯片外部設置在電路板側(cè)上的線。因此，可以容易地制作使用單層布線的布局。
[0126]而且，類似于在圖10中所示的M0S2，也可以在圖13或14中所示的M0S2中的兩個源極焊盤S2之間設置第三源極焊盤S2。在該情況下，因為需要在電路板中沿著M0S2的縱向設置僅一條線以便連接多個源極焊盤S2，所以可以像在圖5和6的情況容易地制作使用單層布線的布局。
[0127]第五實施例
[0128]以下參考圖15來說明根據(jù)第五實施例的半導體器件的配置。圖15示出根據(jù)第五實施例的半導體器件IOE的配置。半導體器件IOE與根據(jù)第四實施例的半導體器件IOD的不同在于柵極焊盤Gl和G2的位置。在圖15中，向與在上面的說明中的部件相同的部件分配相同的符號，并且根據(jù)情況省略它們的說明。
[0129]在半導體器件IOE中，在第一區(qū)域Ila中的短邊側(cè)中的一個附近設置柵極焊盤Gl0而且，在第三區(qū)域Ilc中，在其上設置了柵極焊盤Gl的一側(cè)上設置柵極焊盤G2。
[0130]在第一區(qū)域IIa和第三區(qū)域Ilc中的每一個中設置兩個源極焊盤。在每一個區(qū)域中，該兩個源極焊盤被彼此并排地布置。即，在第一區(qū)域Ila中，源極焊盤SI中的一個被設置為使得被夾在柵極焊盤Gl和另一個源極焊盤SI之間。而且，在第三區(qū)域Ilc中，源極焊盤SI中的一個被設置為使得被夾在柵極焊盤G2和另一個源極焊盤SI之間。通過以這種方式在芯片的同一端部附近形成柵極焊盤Gl和G2兩者，有可能使得封裝更容易。
[0131]圖16示出在圖15中所示的根據(jù)第五實施例的半導體器件IOE的(一條或多條)柵極線的配置的示例。如在圖16中所示，在半導體器件IOE中的柵極線12的配置與在根據(jù)第四實施例的半導體器件IOD中的柵極線12的配置大體相同。
[0132]注意在圖16中所示的示例中，在第二區(qū)域Ilb和在第一區(qū)域Ila和第三區(qū)域Ilc之間的連接部分之間設置的第一柵極線12a的下側(cè)的一部分打開。在該打開部分中，形成將第二柵極線12b與柵極焊盤G2連接的線。外部第一柵極線12a通過位于柵極溝槽(未示出)中的柵極電極電連接到內(nèi)部第一柵極線12a。利用該配置，MOSl的源極電極13a不被第一柵極線12a和第二柵極線12b劃分，并且因此可以形成為一個源極電極。
[0133]利用該布置，與第三實施例相比較，可以更進一步增大在MOSl和M0S2之間的界面的長度。因此，可以更進一步減小背表面電阻R (背面金屬)。而且，類似于第二實施例，因為可以在芯片的外圍區(qū)域中設置所有的焊盤，所以可以在芯片外部設置電路板側(cè)上的線。因此，可以容易地制作使用單層布線的布局。而且，類似于在圖10中所示的M0S2，也可以在圖15或16中所示的M0S2中的兩個源極焊盤S2之間設置第三源極焊盤S2。在該情況下，因為需要在電路板中沿著M0S2的縱向設置僅一條線以便連接多個源極焊盤S2，所以可以像在圖5和6的情況容易地制作使用單層布線的布局。
[0134]第六實施例
[0135]以下參考圖17和18來說明根據(jù)第六實施例的半導體器件的配置。圖17示出根據(jù)第六實施例的半導體器件IOF的配置。圖18示出在圖17中所示的半導體器件IOF的(一條或多條)柵極線的配置示例。在圖17和18中，向與在上面的說明中的部件相同的部件分配相同的符號，并且根據(jù)情況省略它們的說明。
[0136]如上所述，在上面的實施例中，可以使得所劃分的MOSl的有效單元面積的和大于M0S2的有效單元面積的和。然而，可以取決于芯片的制造工藝和/或長寬比來改變這個面積比。
[0137]在計算機模擬中，當芯片的長寬比低(在芯片的X方向上的邊比在y方向上的邊長)時，當在對于封裝施加的限制下以規(guī)則間隔設置焊盤時，MOSl的大小變得比M0S2的大小足夠大。因此，存在其中需要調(diào)整M0S2的大小的情況。
[0138]在第六實施例中，為了調(diào)整M0S2的大小，第二區(qū)域IIb被形成為使得第二區(qū)域IIb的部分突出到第一區(qū)域Ila側(cè)和第三區(qū)域Ilc側(cè)。在圖17中所示的示例中，第一區(qū)域Ila被設置在芯片11的左下角中，并且第三區(qū)域Ilc被設置在右上角中。因此，第二區(qū)域Ilb被形成為在平面圖中大體以翻轉(zhuǎn)S形。注意，源極焊盤SI和S2與柵極焊盤Gl和G2的布置類似于第二實施例的布置，并且因此省略其說明。
[0139]如圖18中所示，沿著第二區(qū)域Ilb的輪廓設置第二柵極線12b。即，形成第二柵極線12b使得沿著翻轉(zhuǎn)S形第二區(qū)域Ilb的邊界設置。而且，柵極線12a被設置為使得圍繞第一區(qū)域Ila和第三區(qū)域Ilc中的每一個。第一區(qū)域Ila的第一柵極線12a和第三區(qū)域Ilc的第一柵極線12a彼此連接。注意，第三區(qū)域Ilc的第一柵極線12a的一部分打開使得形成將第二柵極線12b與柵極焊盤G2連接的線。而且，EQR線12c圍繞第一區(qū)域11a、第二區(qū)域Ilb和第三區(qū)域Ilc的全部。利用像這樣的配置，有可能減小源極電極間電阻RSS(導通)。而且，類似于第二實施例，因為可以在芯片的外圍區(qū)域中設置所有的焊盤，所以可以在芯片外部設置在電路板側(cè)上的線。因此，可以容易地制作使用單層布線的布局。盡管如此，如果耐壓足夠，則可以省略EQR線12c。
[0140]而且，類似于在圖10中所示的M0S2，也可以在圖17或18中所示的M0S2中在兩個源極焊盤S2之間設置第三源極焊盤S2。在該情況下，因為需要在電路板中沿著M0S2的縱向設置僅一條線以便連接多個源極焊盤S2，所以可以像在圖5和6的情況容易地制作使用單層布線的布局。
[0141]第七實施例
[0142]以下參考圖19和20說明根據(jù)第七實施例的半導體器件的配置。圖19示出根據(jù)第七實施例的半導體器件IOG的配置。圖20示出在圖19中所示的半導體器件IOG的(一條或多條)柵極線的配置示例。
[0143]在圖19和20中，向與上述說明中的部件相同的部件分配相同的符號，并且根據(jù)情況省略它們的說明。在第七實施例中，類似于第六實施例，第二區(qū)域Ilb被形成為使得第二區(qū)域Ilb的端部突出到第一區(qū)域Ila側(cè)和第三區(qū)域Ilc側(cè)，以便調(diào)整M0S2的大小。
[0144]在圖19中所示的示例中，以下述方式形成第二區(qū)域Ilb:使得第二區(qū)域Ilb在對角方向上向在芯片11的兩個短邊側(cè)上的第一區(qū)域Ila側(cè)和第三區(qū)域Ilc側(cè)擴展。注意，源極焊盤SI和S2與柵極焊盤Gl和G2的布置類似于第二實施例的布置，并且因此省略其說明。
[0145]如圖20中所示，第二柵極線12b被設置為使得沿著第二區(qū)域Ilb的輪廓在對角方向上向第一區(qū)域Ila側(cè)和第三區(qū)域Ilc側(cè)擴展。而且，沿著第二柵極線12b設置柵極線12a，以便圍繞第一區(qū)域Ila和第三區(qū)域Ilc中的每一個。第一區(qū)域Ila的第一柵極線12a和第三區(qū)域IlC的第一柵極線12a彼此連接。注意，第三區(qū)域Ilc的第一柵極線12a的一部分打開，使得形成將第二柵極線12b與柵極焊盤G2連接的線。而且，EQR線12c圍繞第一區(qū)域11a、第二區(qū)域Ilb和第三區(qū)域Ilc全部。利用像這樣的配置，有可能減小源極電極間電阻RSS (導通)。而且，類似于第二實施例，因為可以在芯片的外圍區(qū)域中設置所有焊盤，所以可以在芯片外部設置在電路板側(cè)上的線。因此，可以容易地制作使用單層布線的布局。盡管如此，如果耐壓足夠，則可以省略EQR線12c。
[0146]而且，類似于在圖10中所示的M0S2，也可以在圖19或20中所示的M0S2中的兩個源極焊盤S2之間設置第三源極焊盤S2。在該情況下，因為需要在電路板中沿著M0S2的縱向設置僅一條線以便連接多個源極焊盤S2，所以可以像在圖5和6的情況容易地制作使用單層布線的布局。
[0147]示例
[0148]說明了根據(jù)第二實施例的半導體器件IOA的示例。圖21示出比較示例，其中，將芯片分區(qū)為兩個區(qū)域，并且將所分區(qū)的區(qū)域分別用作MOSl和M0S2。假定芯片大小都是1.8mm的X (寬度)父2.7_的7 (長度)。
[0149]當像在第二實施例的情況中將MOSl劃分為兩個區(qū)域并且在MOSl的所劃分的區(qū)域之間設置M0S2時，因為由于增大柵極線區(qū)域?qū)е碌臒o效區(qū)域增大，有效單元面積變得比在圖21中所示的比較示例的有效單元面積小大約8.8%。然而，根據(jù)模擬結(jié)果，半導體器件IOA的源極電極間電阻RSS (導通)比在圖21中所示的示例的源極電極間電阻RSS (導通)小 4.3%o
[0150]當應用這個實施例時，即使MOS的有效單元面積本身的大小減小,每一個有效單元面積的標準化導通電阻改善4.9%。因此，可以減小作為用于鋰離子電池保護的單芯片雙類型MOSFET的性能的最重要指標的源極電極間電阻RSS (導通)。
[0151]本領域內(nèi)的普通技術人員可以根據(jù)期望來組合上面的實施例。
[0152]雖然已經(jīng)關于幾個實施例描述了本實用新型，但是本領域內(nèi)的技術人員可以認識至IJ，可以在權利要求的精神和范圍內(nèi)以各種修改來實施本實用新型，并且本實用新型不限于如上所述的示例。
[0153]第一區(qū)域11a、第二區(qū)域Ilb和第三區(qū)域Ilc中的每一個在上面的實施例中通常包括兩個源極焊盤，可以在第一至第三區(qū)域Ila至Ilc中的每一個中增加另一個源極焊盤。例如，在圖1中，可以將在第一區(qū)域Ila和Ilc中的S1/G1/S1的焊盤布置分別修改為S1/G1/S1/S1，并且，可以將在第二區(qū)域Ilb中的S2/G2/S2的焊盤布置修改為S2/G2/S2/S2。又例如,在圖5中，可以將在第一區(qū)域Ila中的S1/G1/S1的焊盤布置修改為S1/G1/S1/S1，可以將在第二區(qū)域I Ib中的S2/無焊盤/S2的焊盤布置修改為S2/無焊盤/S2/S2，并且，可以將在第三區(qū)域Ilc中的S1/G2/S1的焊盤布置修改為S1/G2/S1/S1。同樣，在如上所述的其他實施例中，可以將另一個源極焊盤置于在第一至第三區(qū)域Ila至Ilc中的每一個中的兩個焊盤之間，使得將增加的源極焊盤布置為彼此成一線。
[0154]而且，權利要求的范圍不被如上所述的實施例限制。
[0155]而且，注意， 申請人:的意圖是涵蓋所有權利要求要素的等同物，即使以后在執(zhí)行期間被修改。
【權利要求】
1.一種半導體器件,包括: 芯片，所述芯片被分區(qū)為包括第一區(qū)域、第二區(qū)域和第三區(qū)域的三個區(qū)域；以及 公共漏極電極，所述公共漏極電極被設置在所述芯片的背表面上，其中， 所述第二區(qū)域形成在所述第一區(qū)域和所述第三區(qū)域之間， 第一 MOSFET形成在所述第一區(qū)域和所述第三區(qū)域中，并且 第二 MOSFET形成在所述第二區(qū)域中。
2.根據(jù)權利要求1所述的半導體器件，其中，所述第一MOSFET的大小大于所述第二MOSFET的大小。
3.根據(jù)權利要求1所述的半導體器件，進一步包括: 第一柵極焊盤，所述第一柵極焊盤被設置在所述第一區(qū)域中，所述第一柵極焊盤被電連接到所述第一 MOSFET ；以及 第二柵極焊盤，所述第二柵極焊盤被設置在所述第三區(qū)域中，所述第二柵極焊盤被電連接到所述第二 MOSFET。
4.根據(jù)權利要求3所述的半導體器件，其中，在所述第二區(qū)域中未設置柵極焊盤。
5.根據(jù)權利要求3所述的半導體器件，其中 所述第一、第二和第三區(qū)域中的每一個包括兩個源極焊盤，并且 所述第一和第二柵極焊盤中的每一個被設置為夾在所述兩個源極焊盤之間。
6.根據(jù)權利要求5所述的半導體器件，其中，在所述第二區(qū)域中，所述第二MOSFET的源極焊盤形成在夾在所述兩個源極焊盤之間的位置。
7.根據(jù)權利要求3所述的半導體器件，其中 所述第一、第二和第三區(qū)域中的每一個包括兩個源極焊盤， 在所述第一區(qū)域中，所述源極焊盤中的一個被設置為夾在所述源極焊盤中的另一個和所述第一柵極焊盤之間， 在所述第三區(qū)域中，所述源極焊盤中的一個被設置為夾在所述源極焊盤中的另一個和所述第二柵極焊盤之間，以及 所述第一和第二柵極焊盤被設置為沿著所述芯片的短邊布置成一行。
8.根據(jù)權利要求1所述的半導體器件，其中 所述第一、第二和第三區(qū)域中的每一個包括兩個源極焊盤，并且 所述半導體器件進一步包括: 分別被設置在所述第一區(qū)域和所述第三區(qū)域中的柵極焊盤，該柵極焊盤中的每一個被設置在夾在所述兩個源極焊盤之間的位置，并且被電連接到所述第一 MOSFET ；以及 被設置在所述第二區(qū)域中的柵極焊盤，該柵極焊盤被設置在夾在所述兩個源極焊盤之間的位置，并且被電連接到所述第二 M0SFET。
9.根據(jù)權利要求1所述的半導體器件，其中，所述第一和第三區(qū)域被部分地連接，由此所述第一 MOSFET被形成為U形。
10.根據(jù)權利要求1所述的半導體器件，其中，所述第一和第三區(qū)域被設置為圍繞所述第二區(qū)域，由此所述第一 MOSFET被形成為矩形框形狀。
11.根據(jù)權利要求1所述的半導體器件，其中，所述第二區(qū)域被形成為使得所述第二區(qū)域的一部分突出到所述第一區(qū)域側(cè)和第三區(qū)域側(cè)。
【文檔編號】H01L23/538GK203481223SQ201320300992
【公開日】2014年3月12日 申請日期:2013年5月29日 優(yōu)先權日:2012年5月29日
【發(fā)明者】鈴木和貴, 是成貴弘 申請人:瑞薩電子株式會社