內(nèi)嵌式封裝體工藝及其結構的制作方法
【專利摘要】本發(fā)明揭露一種內(nèi)嵌式封裝體工藝，其步驟包括：將具有至少一連接端口的至少一第一內(nèi)嵌座體與一第一電路基板連接并且封裝成一封裝體；使所述封裝體的連接端口外露而開放于所述封裝體外側，以供具插接頭的電子載體連接。本發(fā)明特點在于，改進現(xiàn)有系統(tǒng)級封裝工藝將多顆IC封裝整合于同一封裝體時所發(fā)生因單一IC故障而導致整顆封裝體報廢的缺失，可方便組裝、擴充、測試與替換IC零件，同時具有縮短工藝時間、降低積熱、節(jié)省成本以及增加良率的功效。
【專利說明】內(nèi)嵌式封裝體工藝及其結構

【技術領域】
[0001]本發(fā)明涉及一種封裝體工藝及其結構，特別涉及一種具有內(nèi)嵌座體的整合式封裝體工藝及其結構。

【背景技術】
[0002]近年來的半導體封裝技術包括有二維的系統(tǒng)單芯片(System on Chip ；SoC)，目的在于將電子系統(tǒng)集成于單一芯片的集成電路，并具有低功耗、高性能、實裝面積小的優(yōu)點，但系統(tǒng)單芯片的設計時間太長，且不同元件封裝于同一顆IC上，其所生產(chǎn)的1C，仍占有相當大面積，其應用范圍有限。
[0003]而系統(tǒng)級封裝(System in Package ;SiP)為新型的封裝技術,可將一個系統(tǒng)或子系統(tǒng)的全部或大部分電子功能配置在整合型基板，相較于SOC更具有小型化、高功能、開發(fā)周期短、低價格的優(yōu)點，其中，系統(tǒng)級封裝包括三維整合型的系統(tǒng)級封裝(SiP) 3D IC,以及同為3D整合型的硅穿孔(Through Silicon Via ；TSV) 3D IC等3種技術。
[0004]但硅穿孔3D IC技術，技術門檻與制造成本仍太高，應用尚未廣泛，故目前以如多芯片封裝(Mult1-chip Package ;MCP)技術、芯片堆疊(Stack Die)、層疊封裝(Package onPackage ;PoP)、PiP (Package in Package)、內(nèi)埋式基板(Embedded Substrate)等技術為業(yè)界主流技術。
[0005]前述如MCP等技術的系統(tǒng)級封裝工藝，皆是將多顆IC整合于一封裝體內(nèi)，惟，整合前的IC通常并非皆為已知的良好芯片(known good die)，欲將所有IC整合必然面臨整合前后的復雜測試過程以及散熱的問題，更甚者，當任一 IC故障，則所述3D IC只能整顆報廢。
[0006]因此，如何在目前的系統(tǒng)級封裝技術提出一解決方案，實為一亟欲解決的問題。


【發(fā)明內(nèi)容】

[0007]本發(fā)明主要目的在于提出一種便于組裝、擴充、測試與替換的封裝工藝。
[0008]為達上述的目的，本發(fā)明提出一種內(nèi)嵌式封裝體工藝，其包括:步驟1:提供具有至少一連接端口的至少一第一內(nèi)嵌座體與一第一電路基板連接并封裝成一封裝體；步驟2:對所述封裝體進行切割，使所述連接端口外露且開放于所述封裝體外側。
[0009]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，所述步驟2通過切割所述封裝體而外露所述連接端口。
[0010]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，更包括步驟3:在步驟2的所述封裝體一側通過至少一中介層分別與至少一第一電子載體連接。
[0011]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，所述第一電子載體以至少一連接件與所述連接端口電性連接。
[0012]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，所述步驟3的至少一第一電子載體包括相互連接的至少一第二內(nèi)嵌座體與一第二電路基板，所述第二內(nèi)嵌座體具有至少一連接端口。
[0013]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，更包括將具有插接頭的至少一第二電子載體插接于所述步驟2的封裝體的連接端口。
[0014]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，更包括將具有插接頭的至少一第二電子載體插接于所述步驟3的第一電子載體的連接端口。
[0015]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，所述電子載體亦可供串接具有插接頭的另至少一電子載體。
[0016]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，所述第二電子載體能夠串接具有插接頭的至少一第三電子載體。
[0017]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，所述中介層為散熱膏或硅基板或墊片或薄膜。
[0018]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，所述連接件為導電膠或電線或運用線路重布技術的鍍線。
[0019]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，所述第一電子載體為電路板或芯片或電子組件或封裝元件。
[0020]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，所述內(nèi)嵌座體為固態(tài)封模材料或射出成型的公座或母座。
[0021]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，所述第一內(nèi)嵌座體為固態(tài)封模材料或射出成型的公座或母座。
[0022]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，所述第一內(nèi)嵌座體得以預定的排列方式設置并封裝后，再對應所述排列方式依預定的路徑將所述封裝體切割為多個封裝元件并將這些連接端口外露。
[0023]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，更包括在所述至少一第一電子載體或所述封裝體上濺鍍處理，或在所述封裝體或所述至少一第一電子載體之間加入金屬材質(zhì)防止電磁干擾。
[0024]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，所述第一電路基板為選擇性地移除的金屬載板或可圖案化的金屬載板。
[0025]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝，其中，所述封裝體更包括設于所述連接端口中而與所述第一內(nèi)嵌座體接合的至少一端子，所述端子與所述電路基板的金屬接點電性連接。
[0026]此外，本發(fā)明提出一種內(nèi)嵌式封裝體結構，包括:至少一封裝體，所述封裝體包括至少一第一內(nèi)嵌座體，所述第一內(nèi)嵌座體具有至少一連接端口，所述連接端口開放于所述封裝體外側。
[0027]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體結構，其中，所述封裝體更包括至少一第一電路基板與所述第一內(nèi)嵌座體連接。
[0028]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體結構，其中，更包括至少一中介層及至少一連接件，所述中介層設于所述封裝體一表面以連接一第一電子載體，所述連接件電性連接個別的所述封裝體與所述第一電子載體。
[0029]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體結構，其中，所述第一電子載體為電路板或芯片或電子元件或封裝元件，所述第一電子載體與所述封裝體的所述連接端口電性連接。
[0030]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體結構，其中，所述連接端口更插接有具插接頭的至少一第二電子載體，所述第二電子載體為具有插接頭的另至少一電路板或芯片或電子元件或封裝元件，所述第二電子載體與所述封裝體的所述連接端口或與所述第一電子載體電性連接。
[0031 ] 進一步地，本發(fā)明所述的內(nèi)嵌式封裝體結構，其中，所述第二電子載體更插接有至少一第三電子載體，所述第三電子載體為具有插接頭的電路板或芯片或電子元件或封裝元件。
[0032]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝或所述的內(nèi)嵌式封裝體結構，其中，所述中介層為散熱膏或硅基板或墊片或薄膜。
[0033]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝或內(nèi)嵌式封裝體結構，其中，所述連接件為導電膠或電線或運用線路重布(redistribut1n layer, RDL)技術的鍍線。
[0034]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝或內(nèi)嵌式封裝體結構，其中，所述第一內(nèi)嵌座體為固態(tài)封模材料(Epoxy Molding Compound, EMC)或射出成型的公座或母座。
[0035]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝或內(nèi)嵌式封裝體結構，其中，所述第一電路基板為可選擇性地移除的金屬載板或可圖案化的金屬載板。
[0036]進一步地，本發(fā)明所述的內(nèi)嵌式封裝體工藝或內(nèi)嵌式封裝體結構，其中，所述封裝體更包括設于所述連接端口中而與所述第一內(nèi)嵌座體接合的至少一端子，所述端子與所述第一電路基板的金屬接點電性連接。
[0037]本發(fā)明特點在于，改進現(xiàn)有將IC整合于同一顆封裝體內(nèi)卻導致單一 IC故障而整顆IC報廢的缺失，以高腳數(shù)(high pin count)的內(nèi)嵌式封裝體為載體,并通過將周邊IC插接于連接端口，通過可依照不同功能的需求而插接周邊1C、模塊、控制器(Controller),亦或以排線連接至其他系統(tǒng)或裝置。
[0038]綜上所述，本發(fā)明的優(yōu)點在于:
[0039]1.方便組裝、擴充、測試與替換IC零件；2.縮短工藝時間；3.降低積熱；4.節(jié)省成本;5.增加良率。
[0040]以下結合附圖和具體實施例對本發(fā)明進行詳細描述，但不作為對本發(fā)明的限定。

【專利附圖】

【附圖說明】
[0041]圖1-1:為本發(fā)明工藝第一實施例的組裝示意圖(一)；
[0042]圖1-2:為本發(fā)明工藝第一實施例的組裝示意圖(二)；
[0043]圖2:為本發(fā)明工藝第一實施例以另一態(tài)樣的內(nèi)嵌座體來實施的組裝示意圖(一)
[0044]圖3:為本發(fā)明工藝第一實施例以另一態(tài)樣的內(nèi)嵌座體來實施的組裝示意圖(二)；
[0045]圖4:為本發(fā)明工藝第一實施例的組裝示意圖(三)；
[0046]圖5:為本發(fā)明工藝第一實施例以另一態(tài)樣的封裝體來實施的組裝示意圖(一)；
[0047]圖6:為本發(fā)明工藝第一實施例以另一態(tài)樣的封裝體來實施的組裝示意圖(二)；
[0048]圖7:為本發(fā)明工藝第二實施例的組裝示意圖(一)；
[0049]圖8:為本發(fā)明工藝第二實施例的組裝示意圖(二)；
[0050]圖9:為本發(fā)明工藝第二實施例的組裝示意圖(三)；
[0051]圖10:為本發(fā)明工藝第三實施例的組裝示意圖；
[0052]圖11:為本發(fā)明結構第三實施例再擴充示意圖；
[0053]圖12:為本發(fā)明結構的組合圖；
[0054]圖13:為本發(fā)明工藝進行切割步驟的示意圖(一)；
[0055]圖14:為本發(fā)明工藝進行切割步驟的示意圖(二)。
[0056]其中，附圖標記
[0057]連接端口.ll、llb、llc、lld、lle、llf、llg、lly、llz
[0058]第一內(nèi)嵌座體.1、la、lb、Id、le、If、lg、lh、Iz
[0059]第二內(nèi)嵌座體.1c
[0060]金屬接點.21、21z、22
[0061]第一電路基板.2、2b、2d、2e、2f、2z
[0062]第二電路基板.2c
[0063]封裝體.3、3a、3b、3d、3e、3f、3g、3z
[0064]中介層.4
[0065]第一電子載體.5、5a
[0066]第二電子載體.7、7a
[0067]第三電子載體.8
[0068]基材.9
[0069]Micro-USB 接頭.a
[0070]連接組件.b
[0071]芯片.c
[0072]電子元件.d
[0073]端子.P

【具體實施方式】
[0074]為了能更進一步了解本發(fā)明的特征及技術內(nèi)容，請參閱以下有關本發(fā)明的詳細說明與附圖，然而所附的附圖僅提供參考與說明用，并非用來對本發(fā)明加以限制。
[0075]首先請參照圖1-1至圖6，說明本發(fā)明內(nèi)嵌式封裝體工藝的第一實施例，而為使本
【發(fā)明內(nèi)容】
更易于了解，底下以制作一種USB3.0 / Micro-USB雙接頭快閃存儲碟的步驟為例說明，如圖所示，此快閃存儲碟的制造步驟包括:
[0076]步驟1:如圖1-1所示，將具有多個連接端口 11的一第一內(nèi)嵌座體I與具有快閃記憶體芯片(圖未示出)、控制電路(圖未示出)及具有USB2.0、USB3.0金屬接點21、22的一第一電路基板2連接,所述第一內(nèi)嵌座體I可為固態(tài)封模材料(Epoxy Molding Compound,EMC)或射出成型的公座或母座，以下則皆以母座為實施來說明，當所述第一內(nèi)嵌座體I (或如圖2的第一內(nèi)嵌座體Ia)與所述第一電路基板2連接后，則將其封裝形成一封裝體3 ;此時，這些連接端口 11尚未外露于所述封裝體3外側；
[0077]步驟2:對所述封裝體3具有所述第一內(nèi)嵌座體I的一側(即圖1-2圖式箭頭所指位置)進行切割，以外露這些連接端口 11，如圖1-2所示，使這些連接端口 11開放于所述封裝體3外側，或者，第一內(nèi)嵌座體I以如圖2所示的另一種態(tài)樣實施，其與圖1-1差異在于此是以分別具有一連接端口 Ila的多個第一內(nèi)嵌座體Ia與第一電路基板2連接后再封裝來形成一封裝體3a，接續(xù)如圖3所示，此封裝體3a經(jīng)切割后，這些內(nèi)嵌座體Ia分別的連接端口 11外露于封裝體3a ；
[0078]需說明的是，前述的步驟2亦可通過將第一內(nèi)嵌座體I (或第一內(nèi)嵌座體Ia)放置在可使這些連接端口 11 (或連接端口 Ila)外露而開放于所述封裝體3 (或封裝體3a)外側的特定位置，則可省略切割的動作；
[0079]至此，即可輕易地如圖1-2或圖3所示將Micro-USB接頭a插接于這些連接端口11 (或連接端口 11a)，后續(xù)再進一步如圖4所示，以SMT技術或以卡合、接合后(亦可再選擇性地灌膠)的組裝式技術將USB3.0連接組件b與所述封裝體3連接(詳細組裝方式已揭露于中國臺灣專利證書號第M439795號說明書內(nèi)文，所述說明書內(nèi)文主要包括將原USB2.0接口的存儲碟升級為可用于USB3.0接口存儲碟的技術特征)，形成一以內(nèi)嵌式封裝體工藝所完成的USB3.0 / Micro-USB的雙接口接頭快閃存儲碟的內(nèi)嵌式封裝體結構；
[0080]前述步驟I的封裝體3是更可另以具有端子P的一封裝體3z實施，即，如圖5、圖6所示，在步驟I前可先將多個端子P以射出包覆成型、卡勾或表面粘著技術，使其設于連接端口 Ilz中而與第一內(nèi)嵌座體Iz接合，此處以表面粘著技術(SMT)填膠為實施，并且，在接合后，這些端子P的一端是分別延伸而外露于所述內(nèi)嵌座體Iz —側，使這些端子P分別與所述金屬接點21z接觸而與第一電路基板2z電性連接，最后，再通過封裝形成一封裝體3z,于此,可再接續(xù)如上所述的步驟2的工藝及安裝Micro-USB接頭a以供電源或數(shù)據(jù)的傳輸，完成一內(nèi)嵌式封裝體結構。
[0081]接續(xù)，現(xiàn)有一般多芯片封裝技術是將兩種以上的記憶體芯片，通過水平放置與(或)堆疊(垂直)方式整合而封裝在同一個BGA封裝里，而本發(fā)明的第二實施例則針對多芯片封裝技術的創(chuàng)新應用，請參照圖7至圖9，其包括:
[0082]步驟1:將各具有多個連接端口 Ilb的多個第一內(nèi)嵌座體Ib與一已具有多個芯片c或電子元件d的第一電路基板2b連接，并且封裝成一高腳數(shù)的球柵陣列(BGA)或格柵陣列(LGA)的封裝體3b,本實施例一 BGA的封裝體3b為實施，而所述第一電路基板2b上的引腳接引至各單邊，使這些第一內(nèi)嵌座體Ib分設于所述第一電路基板2b的四側；
[0083]步驟2:對所述封裝體3b的四側進行切割，以外露這些連接端口 11b，使這些連接端口 Ilb開放于所述封裝體3b的四周緣；
[0084]步驟3:在步驟2的所述封裝體3b—側通過一用以連接的中介層4與一第一電子載體5堆疊，其中所述中介層4進一步為散熱膏、硅基板、墊片或薄膜，而所述第一電子載體5可為任意電路板或任意種類的封裝元件，而本實施例的中介層4、第一電子載體5分別以一散熱膏及如圖8所示的LGA封裝體為實施；而為了防止堆疊后產(chǎn)生電磁干擾(EMI)，可在封裝體3b的第一電路基板2b上或第一電子載體5上以濺鍍處理，或在堆疊的封裝體3b或第一電子載體5之間加入金屬材質(zhì)。通過上述步驟I?3便完成一簡易、快速、成本低且改善散熱問題的封裝體工藝；
[0085]于此，在上述步驟3的封裝體3b即可應用具有插接頭的至少一第二電子載體7，此第二電子載體7為具有插接頭的另一電路板或芯片或電子元件或封裝元件或作為傳輸用的線路接頭，例如周邊1C、控制器、LGA或BGA封裝體、排線，信號線、傳輸線，使所述第二電子載體7插接于所述步驟2的封裝體3b的連接端口 Ilb,形成一由內(nèi)嵌式封裝體堆疊插接周邊IC的系統(tǒng)級封裝產(chǎn)品。
[0086]再如圖10所示意，用以說明本發(fā)明第三實施例，其是將第二實施例中以LGA封裝體實施的第一電子載體5以如上述步驟1、步驟2而制成的另一以LGA封裝的第一電子載體5a (即包括相互連接的至少一第二內(nèi)嵌座體Ic與一第二電路基板2c，所述第二內(nèi)嵌座體Ic具有多個連接端口 lie)來實施；進一步來說，本實施例經(jīng)堆疊后的所述第一電子載體5a得以至少一連接件6將其連接端口 Ilc與所述連接端口 Ilb電性連接，所述連接件6可為電線或?qū)щ娔z或運用線路重布(redistribut1n layer, RDL)技術的鍍線；
[0087]如此，本實施例將封裝體3b與第一電子載體5a堆疊后，除了可如第二實施例將具有插接頭的至少一第二電子載體7或作為傳輸用的線路(例如排線)插接于所述步驟2的封裝體3b的連接端口 11b，亦可將具有插接頭的另至少一第二電子載體7或作為傳輸用的線路插接于堆疊于所述封裝體3b上方的第一電子載體5a的連接端口 Ilc ；
[0088]此外，若這些水平插接于所述第一電子載體5a的第二電子載體7還具有連接端口 lly，則這些第二電子載體7亦可再供其他如圖11具有插接頭的至少一第三電子載體8(其可為具插接頭的電路板、芯片、電子元件、封裝元件)進行水平的插接而達到更佳的擴充度，并且，每一第二電子載體7或第三電子載體8亦皆可再通過中介層4進行垂直的堆疊，由于本發(fā)明的工藝是極具彈性的混合式應用(即水平擺放與垂直堆疊兼具的擴充方式)，因此，本發(fā)明的工藝深具良好的應用性與擴充性。
[0089]再者，根據(jù)本發(fā)明的內(nèi)嵌式封裝體工藝所制成的結構，可如圖12所示的結構來說明，其是包括多個封裝體3d、3e、3f (封裝體3d以BGA封裝為實施、封裝體3e、3f以LGA封裝為實施)，這些封裝體3d、3e、3f分別通過多個中介層4連接多個第一電路基板2d、2e、2f，所述封裝體3d、3e、3f內(nèi)分別具有一第一內(nèi)嵌座體Id、le、lf，這些內(nèi)嵌座體Id、le、lf分別具有多個連接端口 I Id、lie、llf，這些連接端口 I Id、I le、llf分別開放于所述封裝體3d、3e、3f外側，續(xù)此，本發(fā)明內(nèi)嵌式封裝體結構更包括至少一第二電子載體7a，所述第二電子載體7a與所述封裝體3d的所述連接端口 Ild電性連接,而所述第二電子載體7a與前述電子載體7相同，得以具有插接頭的的一電路板或具有插接頭的一封裝元件或作為傳輸用的線路實施。
[0090]此外，前述各實施方式以步驟2進行切割的動作時，可進一步通過在進行封裝前對連接在同一電路板上的多個具有連接端口的第一內(nèi)嵌座體以預定的排列方式設置并封裝后，再行以預定的路徑將每一個封裝體進行陣列式切割而分離為多個封裝元件，以此而節(jié)省工藝時間；
[0091]舉例而言，當欲生產(chǎn)如圖1-1的封裝體3時，如圖13所示，則將具有連接端口 Ilg的內(nèi)嵌座體Ig設于一第一電路基板2g上，再進行封裝而形成一封裝體3g，接續(xù)，依預定路徑(即，在圖中箭頭所指位置)以切割工具一次切割，則可將封裝體3g連帶第一內(nèi)嵌座體Ig一并切割，形成二分離的封裝元件，并且將這些連接端口 Ilg外露；
[0092]同理，如圖14所示，當欲制作如第二實施例的多芯片封裝體或系統(tǒng)級封裝體，亦得以在可為一電路板或一晶圓(大圓片)實施的基材9中依預定的排列方式設置這些分別具有多個連接端口(圖未示出)的多個第一內(nèi)嵌座體Ih并封裝后，再對應所述排列方式依預定的路徑(如圖14中的實線所示，此處以陣列式切割實施)，將所述基材9切割為多個獨立的封裝體，而使這些連接端口外露；
[0093]通過上述設置第一內(nèi)嵌座體并封裝后再切割的方式(但不以上述圖中所描繪或文字說明為限)，可進一步減少工藝所需的時間，達到更佳的生產(chǎn)效率。
[0094]需說明的是，前述實施例中的第一電路基板2、2b、2d、2e、2f亦可以如中國臺灣專利申請?zhí)?99126605號中所述的一種具可剝離金屬層的封裝載板(如099126605 —案的圖1I)來實施，即，可通過形成一圖案化金屬層(其具有多個個導電接墊)于可剝離金屬層上，并利用一封裝材料覆蓋芯片、導電接墊與可剝離金屬層后，則可移除封裝載板并暴露出可剝離金屬層，藉此達到封裝體3、3b、3d、3e、3f、3g中不具有電路板的特征，亦具有本發(fā)明所述的相同功效。
[0095]如上所述，當本發(fā)明以第一實施例的工藝實施時，可應用生產(chǎn)如USB快閃存儲碟的內(nèi)嵌式封裝體結構，在此不另贅述；若以第二實施例的工藝實施時，本發(fā)明結構則更包括由中介層連接分別封裝體的堆疊結構，據(jù)此堆疊結構，亦以一連接件電性連接所述的分別封裝體相對應的連接端口，以完成應用于系統(tǒng)級封裝的內(nèi)嵌式封裝體結構。
[0096]本發(fā)明在實際產(chǎn)品的應用上，可將同類型的產(chǎn)品進行連接，如快閃記憶體產(chǎn)品的堆疊，或者，將達上千腳數(shù)的高腳數(shù)產(chǎn)品或較為復雜或應用在高頻(如3D封裝產(chǎn)品、MCP、eMCP)的產(chǎn)品作為載體(例如一無線通訊模塊)，再進一步串連其他的周邊IC封裝體(例如串接一 GPS定位模塊及一多媒體模塊)。
[0097]綜上所述，本發(fā)明應用在如3D IC的系統(tǒng)級封裝時，得以垂直堆疊、水平插接、堆疊與插接混合或水平插接后再堆疊與插接等方式來實施，可達到良好的應用性，不僅解決現(xiàn)有將所有IC整合于同一堆疊上的缺失而提高良率，更具有節(jié)省時間、方便組裝與方便測試的功效。
[0098]當然，本發(fā)明還可有其它多種實施例，在不背離本發(fā)明精神及其實質(zhì)的情況下，熟悉本領域的技術人員當可根據(jù)本發(fā)明作出各種相應的改變和變形，但這些相應的改變和變形都應屬于本發(fā)明所附的權利要求的保護范圍。
【權利要求】
1.一種內(nèi)嵌式封裝體工藝，其特征在于，其步驟包括: 步驟1:將具有至少一連接端口的至少一第一內(nèi)嵌座體與一第一電路基板連接并且封裝成一封裝體；以及 步驟2:使所述封裝體的連接端口外露而使所述連接端口開放于所述封裝體外側。
2.根據(jù)權利要求1所述的內(nèi)嵌式封裝體工藝，其特征在于，所述步驟2通過切割所述封裝體而外露所述連接端口。
3.根據(jù)權利要求1所述的內(nèi)嵌式封裝體工藝，其特征在于，更包括步驟3:在步驟2的所述封裝體一側通過至少一中介層分別與至少一第一電子載體連接。
4.根據(jù)權利要求3所述的內(nèi)嵌式封裝體工藝，其特征在于，所述第一電子載體以至少一連接件與所述連接端口電性連接。
5.根據(jù)權利要求3所述的內(nèi)嵌式封裝體工藝，其特征在于，所述步驟3的至少一第一電子載體包括相互連接的至少一第二內(nèi)嵌座體與一第二電路基板，所述第二內(nèi)嵌座體具有至少一連接端口。
6.根據(jù)權利要求1所述的內(nèi)嵌式封裝體工藝，其特征在于，更包括將具有插接頭的至少一第二電子載體插接于所述步驟2的封裝體的連接端口。
7.根據(jù)權利要求5所述的內(nèi)嵌式封裝體工藝，其特征在于，更包括將具有插接頭的至少一第二電子載體插接于所述步驟3的第一電子載體的連接端口。
8.根據(jù)權利要求6所述的內(nèi)嵌式封裝體工藝，其特征在于，所述第二電子載體能夠串接具有插接頭的至少一第三電子載體。
9.根據(jù)權利要求3所述的內(nèi)嵌式封裝體工藝，其特征在于，所述中介層為散熱膏或硅基板或墊片或薄膜。
10.根據(jù)權利要求4所述的內(nèi)嵌式封裝體工藝，其特征在于，所述連接件為導電膠或電線或運用線路重布技術的鍍線。
11.如申請專利范圍第3或4或5項之內(nèi)嵌式封裝體工藝，其中，所述第一電子載體為電路板或芯片或電子組件或封裝元件。
12.根據(jù)權利要求1所述的內(nèi)嵌式封裝體工藝，其特征在于，所述第一內(nèi)嵌座體為固態(tài)封模材料或射出成型的公座或母座。
13.根據(jù)權利要求1所述的內(nèi)嵌式封裝體工藝，其特征在于，所述第一內(nèi)嵌座體得以預定的排列方式設置并封裝后，再對應所述排列方式依預定的路徑將所述封裝體切割為多個封裝元件并將這些連接端口外露。
14.根據(jù)權利要求3所述的內(nèi)嵌式封裝體工藝，其特征在于，更包括在所述至少一第一電子載體或所述封裝體上濺鍍處理，或在所述封裝體或所述至少一第一電子載體之間加入金屬材質(zhì)防止電磁干擾。
15.根據(jù)權利要求1所述的內(nèi)嵌式封裝體工藝，其特征在于，所述第一電路基板為選擇性地移除的金屬載板或可圖案化的金屬載板。
16.根據(jù)權利要求1所述的內(nèi)嵌式封裝體工藝，其特征在于，所述封裝體更包括設于所述連接端口中而與所述第一內(nèi)嵌座體接合的至少一端子，所述端子與所述電路基板的金屬接點電性連接。
17.—種內(nèi)嵌式封裝體結構,其特征在于,包括: 至少一封裝體，所述封裝體包括至少一第一內(nèi)嵌座體，所述第一內(nèi)嵌座體具有至少一連接端口，所述連接端口開放于所述封裝體外側。
18.根據(jù)權利要求17所述的內(nèi)嵌式封裝體結構，其特征在于，所述封裝體更包括至少一第一電路基板與所述第一內(nèi)嵌座體連接。
19.根據(jù)權利要求17或18所述的內(nèi)嵌式封裝體結構，其特征在于，更包括至少一中介層及至少一連接件，所述中介層設于所述封裝體一表面以連接一第一電子載體，所述連接件電性連接個別的所述封裝體與所述第一電子載體。
20.根據(jù)權利要求17或18所述的內(nèi)嵌式封裝體結構，其特征在于，所述第一電子載體為電路板或芯片或電子元件或封裝元件，所述第一電子載體與所述封裝體的所述連接端口電性連接。
21.根據(jù)權利要求20所述的內(nèi)嵌式封裝體結構，其特征在于，所述連接端口更插接有具插接頭的至少一第二電子載體，所述第二電子載體為具有插接頭的另至少一電路板或芯片或電子元件或封裝元件，所述第二電子載體與所述封裝體的所述連接端口或與所述第一電子載體電性連接。
22.根據(jù)權利要求21項所述的內(nèi)嵌式封裝體結構，其中，所述第二電子載體更插接有至少一第三電子載體，所述第三電子載體為具有插接頭的電路板或芯片或電子元件或封裝元件。
23.根據(jù)權利要求19所述的內(nèi)嵌式封裝體結構，其特征在于，所述中介層為散熱膏或硅基板或墊片或薄膜。
24.根據(jù)權利要求19所述的內(nèi)嵌式封裝體結構，其特征在于，所述連接件為導電膠或電線或運用線路重布技術的鍍線。
25.根據(jù)權利要求17或18所述的內(nèi)嵌式封裝體結構，其特征在于，所述第一內(nèi)嵌座體為固態(tài)封模材料或射出成型的公座或母座。
26.根據(jù)權利要求18所述的內(nèi)嵌式封裝體結構，其特征在于，所述第一電路基板為選擇性地移除的金屬載板或可圖案化的金屬載板。
27.根據(jù)權利要求18所述的內(nèi)嵌式封裝體結構，其特征在于，所述封裝體更包括設于所述連接端口中而與所述第一內(nèi)嵌座體接合的至少一端子，所述端子與所述第一電路基板的金屬接點電性連接。
【文檔編號】H01L25/00GK104282578SQ201410039999
【公開日】2015年1月14日 申請日期:2014年1月27日 優(yōu)先權日:2013年7月1日
【發(fā)明者】龍振炫, 呂建賢, 鄭雅云, 林國華 申請人:群豐科技股份有限公司