采用電容測試結構檢測多晶硅柵極刻蝕缺陷的方法
【專利摘要】本發(fā)明公開了采用電容測試結構檢測多晶硅柵極刻蝕缺陷的方法，涉及集成電路制造工藝領域。該方法為：建立電容測試結構；將所述測試結構放置于監(jiān)控產品測試位置，在所述電容測試結構的表面沉積掩模層，根據(jù)前段工藝進行流片；采用刻蝕工藝對所述電容測試結構進行刻蝕；采用所述電子束檢測儀對刻蝕后的所述電容測試結構進行檢測，判斷所述電容測試結構是否存在橋連，若是則存在缺陷，若否則電容測試結構不存在缺陷。采用該方法能夠及時發(fā)現(xiàn)在線缺陷，為研發(fā)階段良率提升提供數(shù)據(jù)參考，縮短研發(fā)周期；為產品提供監(jiān)控手段，縮短影響區(qū)間，為產品良率提供保障。
【專利說明】采用電容測試結構檢測多晶硅柵極刻蝕缺陷的方法
【技術領域】
[0001 ] 本發(fā)明涉及集成電路制造工藝領域，尤其涉及多晶硅刻蝕缺陷的檢測。
【背景技術】
[0002]隨著集成電路工藝的發(fā)展以及關鍵尺寸按比例縮小，能夠在線及時檢測到極限尺寸的缺陷對良率提升至關重要，為此半導體制造采用多種檢測方法，例如:暗場掃描、亮場掃描和電子束(E-beam)掃描等。然而并非所有缺陷均能被檢測到，例如處于極限尺寸的多晶硅柵極刻蝕殘留缺陷A就不容易被檢測出來，如圖1a和圖1b所示。
[0003]其原因在于，該類缺陷的尺寸與厚度超出了光學檢測的能力范圍，且沒有電壓襯度的差異，其與背景的二次電子信號差異非常弱，很難被電子束檢測儀檢測到。目前針對此種缺陷，通常需要在工藝結束后的電性測試才能有所反應，但這大大增加了在線分析的難度。如如圖1a為工藝結束后的電性測試失效的分布圖，圖1b為典型的刻蝕缺陷。
[0004]中國專利(CN103346076A)公開了改善柵氧有源區(qū)缺陷的方法，該在襯底上生長柵氧化層；在柵氧化層上淀積多晶硅層；進行N型多晶硅柵預摻雜；在多晶硅層上形成包括PEOX層和O3TEOS層的疊層的多晶娃柵掩模層；在多晶娃柵掩模層上形成抗反射層；在抗反射層上形成光刻膠，并利用光刻膠刻蝕多晶硅層以形成多晶硅柵。
[0005]該專利供了一種能夠在多晶硅柵結構的制作過程中防止有源區(qū)產生缺陷的改善柵氧有源區(qū)缺陷的方法。但并沒有解決處于極限尺寸的多晶硅柵極刻蝕殘留缺陷不容易被檢測出來的問題。
[0006]中國專利(CN102420116B)公開了消除柵極凹形缺陷的方法，其中，在基底上自下而上依次生成第一氧化層、多晶硅層、第二氧化層、氮化硅層、無定形碳層；刻蝕氮化硅層及無定形碳層形成由氮化硅及無定形碳構成的掩膜，以掩膜作為硬掩模對多晶硅層、第二氧化層進行刻蝕，形成柵極及位于柵極之上的部分第二氧化層；之后在柵極的兩側生長側壁氧化層；清除基底表面的第一氧化層并僅保留位于柵極下方的柵氧化物層；在基底上生長一層娃層；去除氮化娃層。
[0007]該專利解決了現(xiàn)有技術中半導體器件中存在凹形缺陷導致器件性能下降的問題，通過在多晶硅層以及多晶硅下的基底增加保護層實現(xiàn)避免柵極凹形缺陷。但并沒有解決處于極限尺寸的多晶硅柵極刻蝕殘留缺陷不容易被檢測出來的問題。

【發(fā)明內容】

[0008]本發(fā)明為解決目前處于極限尺寸的多晶硅柵極刻蝕殘留缺陷不容易被檢測出來的問題，從而提供采用電容測試結構檢測多晶硅柵極刻蝕缺陷的方法的技術方案。
[0009]發(fā)明所述采用電容測試結構檢測多晶硅柵極刻蝕缺陷的方法，包括下述步驟:
[0010]步驟1.建立電容測試結構；
[0011]步驟2.將所述電容測試結構放置于電子束檢測儀的監(jiān)控產品測試位置，在所述電容測試結構的表面沉積掩模層，根據(jù)前段工藝進行流片；[0012]步驟3.采用刻蝕工藝對所述電容測試結構進行刻蝕；
[0013]步驟4.采用所述電子束檢測儀對刻蝕后的所述電容測試結構進行檢測，判斷所述電容測試結構是否存在橋連，若是則存在缺陷，若否則所述電容測試結構不存在缺陷。
[0014]優(yōu)選的，步驟I所述電容測試結構的線間距離與監(jiān)控產品的多晶硅柵極的線間距離相同，所述電容測試結構的有源區(qū)結構與所述監(jiān)控產品的多晶硅的有源區(qū)結構相同。
[0015]優(yōu)選的，所述電容測試結構包括:P阱、N阱、多根與所述監(jiān)控產品的多晶硅柵極材質相同的標準多晶硅和多根準接地的多晶硅。
[0016]優(yōu)選的，多根所述準接地的多晶硅設置于所述P阱和所述N阱上，每根所述準接地的多晶硅的一端均固定于一準接地的多晶硅塊上，每兩根所述準接地的多晶硅中設置有一根漂浮的所述標準多晶硅，所述標準多晶硅與準接地的多晶硅等間距平行排列。
[0017]優(yōu)選的，步驟2所述測試位置為切割道的位置。
[0018]優(yōu)選的，步驟2所述掩模層沉積于所述電容測試結構的有源區(qū)、所述標準多晶硅、所述準接地的多晶硅、所述P阱和所述N阱表面。
[0019]本發(fā)明的有益效果:
[0020]本發(fā)明通過建立電容測試結構，采用電子束檢測儀對該結構和待檢測多晶硅柵極進行檢測，由于此類缺陷對特殊結構敏感，電子束檢測儀對材質表面結構的敏感度很高，同時待檢測多晶硅柵極中的多晶硅結構有所差異，連接電容測試結構的多晶硅在正電勢條件下，將更難以達到表面電勢平衡，從而在掃描條件下會產生與常規(guī)多晶硅的影像差異，存在橋連。采用該方法能夠及時發(fā)現(xiàn)在線缺陷，為研發(fā)階段良率提升提供數(shù)據(jù)參考，縮短研發(fā)周期；為產品提供監(jiān)控手段，縮短影響區(qū)間，為產品良率提供保障。
【專利附圖】

【附圖說明】
[0021]圖1a為電性測試失效的分布圖；
[0022]圖1b為電性測試失效的刻蝕缺陷圖；
[0023]圖2為本發(fā)明所述采用電容測試結構檢測多晶硅柵極刻蝕缺陷的方法流程圖；
[0024]圖3為電容測試結構示意圖；
[0025]圖4為不同種類多晶硅的電壓積累隨不同電荷積累時間的變化趨勢示意圖；
[0026]圖5為產生橋連的多晶硅影像變化結果示意圖；
[0027]附圖中:1.標準多晶硅；2.準接地的多晶硅；3.P阱；4.N阱；5.多晶硅塊；6.多晶硅之間的橋連；A.刻蝕殘留缺陷。
【具體實施方式】
[0028]下面結合附圖和具體實施例對本發(fā)明作進一步說明，但不作為本發(fā)明的限定。
[0029]如圖2所示，本發(fā)明提供采用電容測試結構檢測多晶硅柵極刻蝕缺陷的方法，包括下述步驟:
[0030]以55納米邏輯產品建立電容測試結構為例:
[0031]步驟1.根據(jù)待檢測多晶硅柵極表面材質結構的敏感特性建立電容測試結構(如圖3所示)；
[0032]步驟2.將電容測試結構放置于電子束檢測儀的監(jiān)控產品測試位置，在電容測試結構的表面沉積掩模層，根據(jù)前段工藝進行流片；
[0033]步驟3.采用刻蝕工藝對電容測試結構進行刻蝕；
[0034]步驟4.采用電子束檢測儀對刻蝕后的電容測試結構進行檢測，判斷電容測試結構是否存在橋連，若是則存在缺陷，若否則電容測試結構不存在缺陷。
[0035]采用電子束檢測儀對刻蝕后的電容測試結構進行檢測，由于電子束檢測儀對材質表面結構的敏感度很高，同時由于電容測試結構中的多晶硅結構有所差異，連接電容結構的多晶硅在正電勢條件下，將更難以達到表面電勢平衡(如圖4所示)，從而在某種掃描條件下會產生與常規(guī)多晶硅的影像差異。當多晶硅柵極存在刻蝕缺陷時，將產生多晶硅之間的橋連6，從而改變多晶硅在電子束檢測儀下的影像結果(如圖5所示)，最終被檢測出來。
[0036]本實施例中采用的電子束檢測儀參數(shù)調節(jié)關鍵在于調整電子束作用于電容測試結構表面的時間，其中一種實現(xiàn)方法如下:著陸電壓能量:1000eV，電流:30nA，像素尺寸:60nmo
[0037]本發(fā)明的原理為，利用此類缺陷對特殊結構敏感的特性，以及電子束檢測儀對表面材質結構敏感的特性，建立電容測試結構，通過電子束檢測儀進行檢查。此類缺陷對特殊結構敏感，即此類缺陷在某種特定位置更容易產生，由于此位置為窄的有源區(qū)與多晶硅形成的溝槽的結合處，而且多晶硅溝槽在此位置最小，此種結構由于有源區(qū)與隔離層之間的高低差較其他位置更大，從而導致后續(xù)的抗反射層的厚度更大，最終更容易產生刻蝕的缺陷。該方法能夠及時有效地檢測在線產品的缺陷問題，減少產品影響。
[0038]在優(yōu)選的實施例中，步驟I電容測試結構的線間距離與監(jiān)控產品的多晶硅柵極的線間距離相同，電容測試結構的有源區(qū)結構與監(jiān)控產品的有源區(qū)結構相同。
[0039]在優(yōu)選的實施例中，電容測試結構包括:P阱3、N阱4、多根與監(jiān)控產品的多晶硅柵極材質相同的標準多晶硅I和多根準接地的多晶硅2。
[0040]在優(yōu)選的實施例中，多根準接地的多晶硅2設置于P阱3和N阱4上，每根準接地的多晶硅2的一端均固定于一準接地的多晶硅塊5上，該大塊準接地的多晶硅2將起到電容的作用，每兩根準接地的多晶硅2中設置有一根漂浮的標準多晶硅1，標準多晶硅I與準接地的多晶硅2等間距平行排列。
[0041]在優(yōu)選的實施例中，步驟2測試位置為不影響正常功能的空閑區(qū)如切割道的位置。
[0042]在優(yōu)選的實施例中，步驟2掩模層沉積于電容測試結構的有源區(qū)、標準多晶硅1、準接地的多晶硅2、P阱3和N阱4表面。
[0043]以上所述僅為本發(fā)明較佳的實施例，并非因此限制本發(fā)明的實施方式及保護范圍，對于本領域技術人員而言，應當能夠意識到凡運用本發(fā)明說明書及圖示內容所作出的等同替換和顯而易見的變化所得到的方案，均應當包含在本發(fā)明的保護范圍內。
【權利要求】
1.采用電容測試結構檢測多晶硅柵極刻蝕缺陷的方法，其特征在于，包括下述步驟: 步驟1.建立電容測試結構； 步驟2.將所述測試結構放置于電子束檢測儀的監(jiān)控產品測試位置，在所述電容測試結構的表面沉積掩模層，根據(jù)前段工藝進行流片； 步驟3.采用刻蝕工藝對所述電容測試結構進行刻蝕； 步驟4.采用所述電子束檢測儀對刻蝕后的所述電容測試結構進行檢測，判斷所述電容測試結構是否存在橋連，若是則存在缺陷，若否則所述電容測試結構不存在缺陷。
2.如權利要求1所述采用電容測試結構檢測多晶硅柵極刻蝕缺陷的方法，其特征在于，步驟I所述電容測試結構的線間距離與監(jiān)控產品的多晶硅柵極的線間距離相同，所述電容測試結構的有源區(qū)結構與所述監(jiān)控產品的有源區(qū)結構相同。
3.如權利要求1所述采用電容測試結構檢測多晶硅柵極刻蝕缺陷的方法，其特征在于，所述電容測試結構包括:P阱、N阱、多根與所述監(jiān)控產品的多晶硅柵極材質相同的標準多晶硅和多根準接地的多晶硅。
4.如權利要求3所述采用電容測試結構檢測多晶硅柵極刻蝕缺陷的方法，其特征在于，多根所述準接地的多晶硅設置于所述P阱和所述N阱上，每根所述準接地的多晶硅的一端均固定于一準接地的多晶硅塊，每兩根所述準接地的多晶硅中設置有一根漂浮的所述標準多晶硅，所述標準多晶硅與準接地的多晶硅等間距平行排列。
5.如權利要求1所述采用電容測試結構檢測多晶硅柵極刻蝕缺陷的方法，其特征在于，步驟2所述測試位置為切割道的位置。
6.如權利要求1所述采用電容測試結構檢測多晶硅柵極刻蝕缺陷的方法，其特征在于，步驟2所述掩模層沉積于所述電容測試結構的有源區(qū)、所述標準多晶硅、所述準接地的多晶硅、所述P阱和所述N阱表面。
【文檔編號】H01L21/66GK103943527SQ201410060338
【公開日】2014年7月23日 申請日期:2014年2月21日 優(yōu)先權日:2014年2月21日
【發(fā)明者】范榮偉, 顧曉芳, 龍吟, 倪棋梁, 陳宏璘 申請人:上海華力微電子有限公司