溝槽場效應(yīng)晶體管及其形成方法
【專利摘要】一種溝槽場效應(yīng)晶體管及其形成方法。其中，所述溝槽場效應(yīng)晶體管包括：半導(dǎo)體襯底；位于所述半導(dǎo)體襯底第一表面上的外延層；位于所述外延層中的多個分立的柵極；位于所述外延層內(nèi)且位于所述柵極外圍的柵介質(zhì)層，所述柵介質(zhì)層上表面、所述柵極上表面與所述外延層上表面齊平；位于所述外延層中且位于相鄰兩個柵極之間的體區(qū)，所述體區(qū)與所述柵極通過所述柵介質(zhì)層隔離；所述體區(qū)的深度從中間位置向柵極方向逐漸增大。由于所述體區(qū)的深度從中間位置向柵極方向逐漸增大，即體區(qū)的最小深度位于體區(qū)中間位置，有利于降低體區(qū)電阻，溝槽場效應(yīng)晶體管的導(dǎo)通電壓隨體區(qū)電阻降低而降低，從而提高溝槽場效應(yīng)晶體管的耐受性能。
【專利說明】溝槽場效應(yīng)晶體管及其形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，尤其涉及一種溝槽場效應(yīng)晶體管及其形成方法。
【背景技術(shù)】
[0002]隨著微電子技術(shù)的迅速發(fā)展，集成電路的研究與應(yīng)用已經(jīng)進入了片上系統(tǒng)(SOC)時代。單芯片的集成度和操作頻率越來越高，集成度已經(jīng)達到了每芯片有數(shù)量級上億的晶體管，并且還在不斷提高，這就導(dǎo)致了器件的特征尺寸不斷減小。研制和生產(chǎn)出作為集成電路基本元件的小尺寸、高速、低功耗的功率器件微電子技術(shù)發(fā)展的需要。為了滿足大功率晶體管的需求，出現(xiàn)了具有垂直溝槽的MOS晶體管，代表性的有溝槽場效應(yīng)晶體管。溝槽場效應(yīng)晶體管不僅繼承了水平溝道MOS晶體管輸入阻抗高、驅(qū)動電流小等優(yōu)點，還具有耐高壓、工作電流大、輸出功率高、開關(guān)速度快等優(yōu)點。
[0003]然而，現(xiàn)有溝槽場效應(yīng)晶體管的耐受性能(ruggedness)較差的問題，在負載電路中工作時容易被燒毀。
[0004]請參考圖1，示出了溝槽場效應(yīng)晶體管運用于負載有電感的電路。所述電路中，通常由電源電壓VDD(單極器件)、開關(guān)K、溝槽場效應(yīng)晶體管M和電感L串聯(lián)構(gòu)成回路，并且通常還會連接有一個二極管D2, 二極管D2與溝槽場效應(yīng)晶體管M和電感L同時并聯(lián),而溝槽場效應(yīng)晶體管M自身內(nèi)部會形成一個內(nèi)在(built-1n) 二極管D1。當電路中，開關(guān)K從開態(tài)到關(guān)態(tài)的轉(zhuǎn)換過程中，電感L會使電路中的電流忽然增加，從而影響溝槽場效應(yīng)晶體管M,具體的，電感L會將比通常工作電流更大的電流釋放到溝槽場效應(yīng)晶體管M,如果溝槽場效應(yīng)晶體管M的耐受性能較差，則溝槽場效應(yīng)晶體管M就很可能被燒毀。
[0005]為此，需要一種新的溝槽場效應(yīng)晶體管及其形成方法，防止溝槽場效應(yīng)晶體管容易被燒毀。

【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種溝槽場效應(yīng)晶體管及其形成方法，以提高溝槽場效應(yīng)晶體管的耐受性能。
[0007]為解決上述問題，本發(fā)明提供一種溝槽場效應(yīng)晶體管，包括:
[0008]半導(dǎo)體襯底；
[0009]位于所述半導(dǎo)體襯底第一表面上的外延層；
[0010]位于所述外延層中的多個分立的柵極；
[0011]位于所述外延層內(nèi)且位于所述柵極外圍的柵介質(zhì)層，所述柵介質(zhì)層上表面、所述柵極上表面與所述外延層上表面齊平；
[0012]位于所述外延層中且位于相鄰兩個柵極之間的體區(qū)，所述體區(qū)與所述柵極通過所述柵介質(zhì)層隔離；
[0013]所述體區(qū)的深度從中間位置向柵極方向逐漸增大。
[0014]可選的，所述體區(qū)的最小深度為0.2 μ m?0.4 μ m。[0015]可選的，所述溝槽場效應(yīng)晶體管還包括:位于所述體區(qū)中的源區(qū)，所述源區(qū)上表面和所述外延層上表面齊平。
[0016]可選的，所述半導(dǎo)體襯底具有與所述第一表面相對的第二表面，所述第二表面上具有漏區(qū)。
[0017]為解決上述問題，本發(fā)明還提供了一種溝槽場效應(yīng)晶體管的形成方法，包括:
[0018]提供半導(dǎo)體襯底；
[0019]在所述半導(dǎo)體襯底的第一表面上形成外延層；
[0020]在所述外延層中形成多個分立的溝槽；
[0021]在所述溝槽內(nèi)表面形成柵介質(zhì)層；
[0022]在所述柵介質(zhì)層上形成柵極，所述柵介質(zhì)層和所述柵極共同填充滿所述溝槽，所述柵介質(zhì)層上表面、所述柵極上表面與所述外延層上表面齊平；
[0023]在所述外延層上形成掩膜層，所述掩膜層的寬度小于相鄰兩個所述柵介質(zhì)層之間的距離，并且所述掩膜層到相鄰兩個所述柵介質(zhì)層之間的距離相等；
[0024]以所述掩膜層為掩模，對位于相鄰兩個所述柵介質(zhì)層之間的所述外延層進行摻雜形成體區(qū)，所述體區(qū)的深度從中間位置向柵極方向逐漸增大。
[0025]可選的，所述體區(qū)的最小深度為0.2 μ m?0.4 μ m。
[0026]可選的，所述掩膜層的寬度范圍為相鄰兩個所述柵介質(zhì)層之間距離的0.3倍?0.5倍，所述掩膜層的厚度范圍為0.5 μ m?1.5 μ m。
[0027]可選的，在形成所述柵極之后，且在形成所述掩膜層之前，所述形成方法還包括:在所述柵極、所述柵介質(zhì)層和所述外延層上形成絕緣保護層，所述掩膜層形成在所述絕緣保護層表面。
[0028]可選的，在形成所述體區(qū)之后，所述形成方法還包括:對位于所述體區(qū)上方的所述外延層進行重摻雜形成源區(qū)。
[0029]可選的，在形成所述源區(qū)之后，所述形成方法還包括:
[0030]在所述絕緣保護層上形成層間介質(zhì)層；
[0031]蝕刻所述層間介質(zhì)層、絕緣保護層和源區(qū)直至形成通孔，所述通孔位于相鄰兩個所述柵介質(zhì)層之間，并將所述源區(qū)隔成剩余的兩部分；
[0032]填充所述通孔形成導(dǎo)電插塞。
[0033]可選的，所述掩膜層的材料為負性光刻膠。
[0034]可選的，在進行摻雜形成所述體區(qū)的過程中，對所述體區(qū)進行N型摻雜時，摻雜的離子為硼離子，摻雜的離子濃度范圍為lE12/cm3?lE13/cm3，采用的能量范圍為40KeV?SOKeV ;對所述體區(qū)進行P型摻雜時，摻雜的離子為磷離子，摻雜的離子濃度范圍為1E13/cm3?lE14/cm3，采用的能量范圍為IOOKeV?160KeV。
[0035]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0036]本發(fā)明的技術(shù)方案中，提供一種溝槽場效應(yīng)晶體管，所述溝槽場效應(yīng)晶體管包括:半導(dǎo)體襯底；位于所述半導(dǎo)體襯底第一表面上的外延層；位于所述外延層中的多個分立的柵極；位于所述外延層內(nèi)且位于所述柵極外圍的柵介質(zhì)層，所述柵介質(zhì)層上表面、所述柵極上表面與所述外延層上表面齊平；位于所述外延層中且位于相鄰兩個柵極之間的體區(qū)，所述體區(qū)與所述柵極通過所述柵介質(zhì)層隔離；其中，所述體區(qū)的深度從中間位置向柵極方向逐漸增大。由于所述體區(qū)的深度從中間位置向柵極方向逐漸增大，即體區(qū)的最小深度位于體區(qū)中間位置，而體區(qū)電阻與體區(qū)中間位置的深度成正比，因此，當體區(qū)的最小深度位于體區(qū)中間位置時，體區(qū)電阻降低，溝槽場效應(yīng)晶體管的導(dǎo)通電壓等于電路中的電流與體區(qū)電阻和插塞電阻之和的乘積，因此溝槽場效應(yīng)晶體管的導(dǎo)通電壓隨體區(qū)電阻降低而降低，溝槽場效應(yīng)晶體管的耐受性能隨著溝槽場效應(yīng)晶體管的導(dǎo)通電壓的降低而提高。
[0037]進一步，在形成所述溝槽場效應(yīng)晶體管時，采用負性光刻膠形成掩膜層，所述掩膜層位于相鄰兩個所述柵介質(zhì)層中間位置的所述外延層上。此時，形成掩膜層可直接采用后續(xù)運用于制作通孔(導(dǎo)電插塞)的掩模版。同一掩模版運用于溝槽場效應(yīng)晶體管形成過程中的兩個不同工藝步驟，可以節(jié)省掩模版的使用數(shù)量，節(jié)約成本。
[0038]進一步，掩膜層的寬度的范圍為相鄰兩個柵介質(zhì)層之間距離的0.3倍?0.5倍。如果掩膜層的寬度超過兩個溝槽之間距離的0.5倍，則在進行摻雜之后，形成的整個體區(qū)的深度都會太小，導(dǎo)致后續(xù)形成在體區(qū)中的溝道長度太短，晶體管容易發(fā)生短溝道效應(yīng)。如果掩膜層的寬度小于兩個溝槽之間距離的0.3倍，則在進行摻雜之后，形成的體區(qū)深度太大，導(dǎo)致體區(qū)電阻無法降低至所需求，晶體管的耐受性能無法提高到所需水平。
【專利附圖】

【附圖說明】
[0039]圖1是溝槽場效應(yīng)晶體管運用于負載有電感的電路意圖；
[0040]圖2是現(xiàn)有溝槽場效應(yīng)晶體管的剖面結(jié)構(gòu)示意圖；
[0041]圖3是本發(fā)明實施例提供的溝槽場效應(yīng)晶體管的剖面結(jié)構(gòu)示意圖；
[0042]圖4至圖13是本發(fā)明又一實施例提供的溝槽場效應(yīng)晶體管的形成方法各步驟對應(yīng)的剖面結(jié)構(gòu)示意圖。
【具體實施方式】
[0043]請參考圖2，示出了現(xiàn)有溝槽場效應(yīng)晶體管?，F(xiàn)有溝槽場效應(yīng)晶體管包括半導(dǎo)體襯底100,半導(dǎo)體襯底100的第一表面(未標注)上具有外延層110。外延層110上具有體區(qū)120、柵介質(zhì)層140和柵極150。體區(qū)120位于相鄰柵介質(zhì)層140之間。柵極150被柵介質(zhì)層140包圍。體區(qū)120上方具有源區(qū)130。體區(qū)120上還具有導(dǎo)電插塞160。導(dǎo)電插塞160兩側(cè)各有一個源區(qū)130。半導(dǎo)體襯底100中與第一表面相對的第二表面(未標注)上還具有漏極170。
[0044]請繼續(xù)參考圖2，溝槽場效應(yīng)晶體管中，體區(qū)120具有體區(qū)電阻Rp，導(dǎo)電插塞160具有插塞電阻Re。當溝槽場效應(yīng)晶體管連接在電流為I的電路中時，溝槽場效應(yīng)晶體管的導(dǎo)通電壓(Vbe)符合:Vbe=I (Rp+Rc)。
[0045]導(dǎo)通電壓是溝槽場效應(yīng)晶體管耐受性能的重要衡量指標，通常導(dǎo)通電壓越低，溝槽場效應(yīng)晶體管的耐受性能越好。溝槽場效應(yīng)晶體管通常可通過降低導(dǎo)通電壓(Vbe)以改善溝槽場效應(yīng)晶體管的耐受性能。要提高溝槽場效應(yīng)晶體管的耐受性能，必須控制導(dǎo)通電壓低于0.7V (如果導(dǎo)通電壓大于0.7V，則溝槽場效應(yīng)晶體管易被燒毀)。由于電流I通常是電路中的固定工作電流，插塞電阻Re通常較小，這兩者通常都較難改變。因此通常采用減小體區(qū)電阻Rp的方法提高溝槽場效應(yīng)晶體管的耐受性能。
[0046]然而，現(xiàn)有方法通常通過增大體區(qū)120的摻雜濃度以減小體區(qū)電阻Rp，從而使溝槽場效應(yīng)晶體管的導(dǎo)通電壓降低至0.7V以下。但是，增加體區(qū)120的摻雜會影響溝槽場效應(yīng)晶體管會產(chǎn)生其它不利影響，例如出現(xiàn)閾值電壓(Vth)升高和漏源擊穿電壓(BVDss)降低等問題。
[0047]為此，本發(fā)明提供一種新的溝槽場效應(yīng)晶體管及其形成方法，所述溝槽場效應(yīng)晶體管包括半導(dǎo)體襯底，位于所述半導(dǎo)體襯底第一表面上的外延層，位于所述外延層中的多個分立的柵極，位于所述外延層內(nèi)且位于所述柵極外圍的柵介質(zhì)層，所述柵介質(zhì)層上表面、所述柵極上表面與所述外延層上表面齊平，位于所述外延層中且位于相鄰兩個柵極之間的體區(qū)，所述體區(qū)與所述柵極通過所述柵介質(zhì)層隔離，所述體區(qū)的深度從中間位置向柵極方向逐漸增大。所述體區(qū)的深度從中間位置向柵極方向逐漸增大，即所述溝槽場效應(yīng)晶體管越靠近相鄰兩個所述柵介質(zhì)層中間位置深度越小，因此，所述體區(qū)的中間位置具有最小深度，并且(相對于現(xiàn)有溝槽場效應(yīng)晶體管體區(qū)最小深度而言)本發(fā)明提供的溝槽場效應(yīng)晶體管體區(qū)最小深度減小，從而使體區(qū)電阻減小，保證溝槽場效應(yīng)晶體管的導(dǎo)通電壓降低至
0.7V以下，提高溝槽場效應(yīng)晶體管的耐受性能，并且防止溝槽場效應(yīng)晶體管出現(xiàn)閾值電壓升高或漏源擊穿電壓降低的問題。
[0048]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。
[0049]請參考圖3，示出了本發(fā)明實施例所提供的溝槽場效應(yīng)晶體管。
[0050]如圖3所示，本實施例所提供的溝槽場效應(yīng)晶體管包括半導(dǎo)體襯底200，位于半導(dǎo)體襯底200第一表面(未標注)上的外延層210,位于外延層210中的多個分立的柵極250,位于外延層210內(nèi)且位于柵極250外圍的柵介質(zhì)層240。柵介質(zhì)層240上表面、柵極250上表面與外延層310上表面齊平。位于外延層310中且位于相鄰兩個柵極250之間的體區(qū)220，體區(qū)220與柵極250通過柵介質(zhì)層240隔離。其中，體區(qū)220的深度從中間位置向柵極250方向逐漸增大，即體區(qū)220越靠近相鄰柵介質(zhì)層240中間位置深度越小。
[0051]本實施例中，體區(qū)220中還具有源區(qū)230，源區(qū)230位于體區(qū)220最上方的位置，并且源區(qū)230的上表面與柵極250上表面齊平。
[0052]本實施例中，半導(dǎo)體襯底200還具有與第一表面相對的第二表面(未標注)，所述第二表面上具有漏區(qū)270。
[0053]本實施例中，柵介質(zhì)層240呈“U”型，柵極250被柵介質(zhì)層240包圍，因此，體區(qū)220與柵極250通過柵介質(zhì)層240隔離。位于柵介質(zhì)層240外側(cè)的體區(qū)220中會各形成一個溝槽場效應(yīng)晶體管的溝道區(qū)區(qū)域，而這兩個溝槽場效應(yīng)晶體管共用一個柵極250，即一個柵極250同時用于控制位于其兩側(cè)的兩個溝槽場效應(yīng)晶體管。
[0054]本實施例中，體區(qū)220位于相鄰柵介質(zhì)層240之間。源區(qū)230位于體區(qū)220最上方的位置，源區(qū)230和柵極250之間也被柵介質(zhì)層240隔離。體區(qū)220上還具有導(dǎo)電插塞260，導(dǎo)電插塞260隔開相鄰的兩個源區(qū)230,即一個導(dǎo)電插塞260同時電連接兩個源區(qū)230。而對于不同的源區(qū)230而言,其交替地被柵介質(zhì)層240和導(dǎo)電插塞260隔開。圖3中被柵介質(zhì)層240隔開的另一個源區(qū)230未示出，不過可以根據(jù)推測知道，未被示出的其中兩個源區(qū)230位于圖3中最左側(cè)以左(未顯不)和最右側(cè)以右(未顯不)。
[0055]本實施例中，半導(dǎo)體襯底200的材料可以為硅襯底、鍺襯底或者鍺硅襯底等，本實施例以硅襯底為例。半導(dǎo)體襯底200為形成各種半導(dǎo)體器件提供一個載體。半導(dǎo)體襯底200可以進行輕摻雜，例如可以進行N型摻雜，此時外延層210也為N型摻雜，體區(qū)220為P型摻雜，源區(qū)230為N型(重)摻雜。半導(dǎo)體襯底200也可以進行P型摻雜，此時外延層210也為P型摻雜，體區(qū)220為N型摻雜，源區(qū)230為P型(重)摻雜。
[0056]本實施例中，外延層210的材料與半導(dǎo)體襯底200相同，當半導(dǎo)體襯底200的材料為娃時，外延層210的材料也為娃,并且可以米用外延生長方法形成外延層210,外延層210
通常為單晶結(jié)構(gòu)。
[0057]本實施例中，柵介質(zhì)層240的材料可以為氧化硅、氮化硅或者氮氧化硅等絕緣材料，相應(yīng)的，可通過熱氧化法或者沉積法形成柵介質(zhì)層240。
[0058]本實施例中，柵極250的材料可以為多晶硅，可以采用沉積方法形成柵極250，并且可對柵極250進行離子注入以提高其導(dǎo)電性能。
[0059]本實施例中，體區(qū)220為外延層210經(jīng)過摻雜形成。并且體區(qū)220的深度從中間位置向柵極250方向逐漸增大，即體區(qū)220越靠近相鄰兩個柵介質(zhì)層240中間位置深度越小。因此，體區(qū)220的最小深度會出現(xiàn)在相鄰兩個柵介質(zhì)層240中間。
[0060]現(xiàn)有溝槽場效應(yīng)晶體管體區(qū)的最小深度通常在0.5 μ m以上，因此，其體區(qū)電阻通常較大(可參考圖2相關(guān)內(nèi)容)。
[0061]本實施例中，體區(qū)220的最小深度為0.2μπι?0.4μπι。具體的，本實施例形成的體區(qū)220中間位置向上凹陷，因此體區(qū)220的最小深度出現(xiàn)在體區(qū)220中間位置，且此最小深度的范圍為0.2 μ m?0.4 μ m。根據(jù)電阻公式有:R= P L/S，其中L是體區(qū)360的最小深度，體區(qū)電阻與體區(qū)360的最小深度成正比，本實施例中，體區(qū)360最小深度的范圍為0.2μπι?
0.4 μ m，因此，體區(qū)電阻可降低至原來的0.4?0.8 (原來體區(qū)360的最小深度在0.5 μ m以上)。
[0062]根據(jù)以上分析可知，本實施例中體區(qū)電阻Rb可降低至原來的0.4?0.8。對于溝槽場效應(yīng)晶體管而言，其導(dǎo)通電壓等于體區(qū)電阻與插塞電阻的和乘以電流，即:導(dǎo)通電壓(Vbe)的公式:Vbe=I (Rb+Rct)。而插塞電阻Rct通常遠小于體區(qū)電阻Rb,因此,可認為導(dǎo)通電壓與體區(qū)電阻Rb成正比,本實施例中，由于體區(qū)電阻Rb可降低至原來的0.4?0.8，因此，導(dǎo)通電壓也可以降低至約0.4?0.8，從而保證導(dǎo)通電壓降低至0.7V以下(原來導(dǎo)通電壓約0.7V)。根據(jù)以上分析可知，本實施例中，導(dǎo)通電壓可以始終保持小于0.7V，因此，溝槽場效應(yīng)晶體管的耐受性能得到提高，溝槽場效應(yīng)晶體管不易燒毀。并且，本實施例的溝槽場效應(yīng)晶體管不需要改變體區(qū)220的摻雜濃度，因此，溝槽場效應(yīng)晶體管的閾值電壓和漏源擊穿電壓等性能不受影響。
[0063]請結(jié)合參考圖4至圖13，本發(fā)明又一實施例還提供了一種溝槽場效應(yīng)晶體管的形成方法，圖4至圖13示出了本實施例所提供的溝槽場效應(yīng)晶體管的形成方法各步驟對應(yīng)的剖面結(jié)構(gòu)示意圖。
[0064]請參考圖4，提供半導(dǎo)體襯底300。
[0065]本實施例中，半導(dǎo)體襯底300的材料可以為單晶、多晶或非晶結(jié)構(gòu)的硅、鍺或硅鍺(SiGe)，也可以為混合半導(dǎo)體材料，例如碳化硅、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或鋪化鎵或它們的任意組合，還也可以為絕緣體上娃(SOI)、鍺或娃鍺(SiGe)。
[0066]請繼續(xù)參考圖4,在半導(dǎo)體襯底300的第一表面(未標注)上形成外延層310。
[0067]本實施例中，外延層310的材料與半導(dǎo)體襯底300的材料相同，外延層310可以采用外延生長方法形成在半導(dǎo)體襯底300的第一表面上，外延層310通常為單晶結(jié)構(gòu)。
[0068]請繼續(xù)參考圖4，對外延層310進行蝕刻形成多個分立的溝槽311，圖4中示出其中相鄰的兩個溝槽311。
[0069]本實施例中，形成溝槽311的具體過程可以為:在外延層310上形成刻蝕阻擋層(未示出)，然后在刻蝕阻擋層上形成光刻膠層(未示出)，之后采用具有溝槽311圖形的掩膜版對光刻膠層進行曝光，再進行顯影，得到具有溝槽311圖形的光刻膠層。以具有溝槽311圖形的光刻膠層為掩膜，采用反應(yīng)離子刻蝕法等刻蝕方法，在刻蝕阻擋層上蝕刻形成溝槽311圖形開口(未示出)。然后以具有溝槽311圖形開口的刻蝕阻擋層為掩膜，采用濕法刻蝕或干法刻蝕等方法，去除未被刻蝕阻擋層覆蓋的外延層310，在所述外延層310層內(nèi)形成溝槽311。此后可采用化學(xué)清洗等方法去除光刻膠層和刻蝕阻擋層。在上述過程中，為了保證曝光精度，還可在光刻膠層和刻蝕阻擋層之間形成抗反射層(未示出)。
[0070]請參考圖5，在溝槽311內(nèi)表面形成柵介質(zhì)層320。
[0071]本實施例中，溝槽311內(nèi)表面包括底部和側(cè)壁，形成在溝槽311內(nèi)表面的柵介質(zhì)層320呈“U”型。圖5中“U”型柵介質(zhì)層320內(nèi)部仍然存在的溝槽311，溝槽311后續(xù)用于填充形成柵極(請參考圖6)。而“U”型柵介質(zhì)層320的兩個外側(cè)后續(xù)會各形成一個溝槽場效應(yīng)晶體管的溝道區(qū)區(qū)域，即最終形成的溝槽場效應(yīng)晶體管中，兩個溝槽場效應(yīng)晶體管共用一個柵介質(zhì)層320。
[0072]本實施例中，柵介質(zhì)層320可以為氧化硅、氮化硅或者氮氧化硅等絕緣材料。當柵介質(zhì)層320的材料為氧化硅時，可采用熱氧化工藝在溝槽311底部和側(cè)壁上生長柵介質(zhì)層320。
[0073]請參考圖6，在柵介質(zhì)層320內(nèi)形成填充滿溝槽311的柵極330，柵介質(zhì)層320上表面、柵極330上表面與外延層310上表面齊平。
[0074]本實施例中，正如前面所述，柵極330被柵介質(zhì)層320包圍，兩個溝槽場效應(yīng)晶體管共用一個柵極330。
[0075]本實施例中，可采用化學(xué)氣相沉積法或等離子體增強化學(xué)氣相淀積法等方法在柵介質(zhì)層320表面淀積一定厚度的原位重摻雜多晶硅，然后進行平坦化，形成填充滿溝槽311的柵極330。所述重摻雜的多晶硅區(qū)域的摻雜濃度可大于lE19/cm3，從而保證柵極330電阻較小。所述平坦化過程可同時使得柵介質(zhì)層320上表面、柵極330上表面與外延層310上表面齊平。
[0076]請參考圖7，在柵極330、柵介質(zhì)層320和外延層310上形成絕緣保護層340。
[0077]本實施例中，絕緣保護層340的材料可以為氧化硅，可采用化學(xué)氣相淀積法形成絕緣保護層340。
[0078]形成絕緣保護層340的意義在于:在后續(xù)形成體區(qū)的過程中，通常需要進行摻雜(離子注入)工藝和推進(driving)工藝，推進工藝目的是激活所摻雜的離子；通常推進工藝是采用高溫退火處理完成，因此，在推進工藝過程中，晶體管通常處在高溫條件下保持較長的一段時間；如果不形成絕緣保護層340，此時柵極330中的離子極有可能發(fā)生擴散，從而導(dǎo)致晶體管的性能受到破壞；本實施例形成絕緣保護層340，可以防止在推進工藝過程中，聞慘雜濃度的棚極330發(fā)生尚子擴散，從而提聞晶體管的可罪性，提聞生廣良率。
[0079]需要說明的是，當后續(xù)形成體區(qū)過程中，推進工藝溫度較低且時間較短時，可以不必形成此絕緣保護層，此時掩膜層可以直接形成在外延層上。
[0080]請參考圖8，在絕緣保護層340表面形成掩膜層350，即掩膜層350位于相鄰兩個柵極330中間位置的外延層310上。
[0081]本實施例中，如圖8所示，掩膜層350的寬度W小于相鄰兩個柵介質(zhì)層320之間的距離D，并且掩膜層350到相鄰兩個柵介質(zhì)層320之間的距離(未標注)相等，即掩膜層350位于相鄰兩個柵介質(zhì)層320中間的外延層310上。
[0082]本實施例中，掩膜層350的寬度W的范圍可以為相鄰兩個柵介質(zhì)層320之間距離D的0.3倍?0.5倍。通常相鄰兩個柵介質(zhì)層320之間距離D通?？煽刂圃?.4 μ m?1.5 μ m。掩膜層350的寬度W不宜超過兩個溝槽311之間距離D的0.5倍。如果掩膜層350的寬度W超過兩個溝槽311之間距離D的0.5倍，則在進行摻雜之后，后續(xù)形成的體區(qū)深度會太小，導(dǎo)致后續(xù)溝道長度太短，晶體管容易發(fā)生短溝道效應(yīng)。如果掩膜層350的寬度W小于兩個溝槽311之間距離D的0.3倍，則在進行摻雜之后，后續(xù)形成的體區(qū)深度太大，導(dǎo)致體區(qū)電阻無法降低至所需求，晶體管的耐受性能無法提高到所需水平。
[0083]本實施例中，掩膜層350的厚度T范圍為0.5μπι?1.5μπι。同樣的，掩膜層350的厚度T太大，后續(xù)形成的體區(qū)深度會太小，甚至無法形成完整的體區(qū)，而掩膜層350的厚度太小，則無法保證后續(xù)形成的體區(qū)的最小深度達到所需要求，從而無法降低體區(qū)電阻，進而無法提聞晶體管的耐受:性能。
[0084]本實施例中，掩膜層350的材料可以為負性光刻膠。此時，可直接采用用于制作通孔(請參考圖12)的掩模版(未示出)來制作掩膜層350。這是因為，后續(xù)導(dǎo)電插塞(請參考圖13)的位置也是位于相鄰兩個柵介質(zhì)層320之間，導(dǎo)電插塞的寬度也可以設(shè)置在兩個溝槽311之間距離D的0.3倍?0.5倍，因此，可以直接采用形成通孔(亦即形成導(dǎo)電插塞)的掩模版用于形成掩膜層350。具體的，采用此掩模版對負性光刻膠進行曝光和顯影，形成位于相鄰兩個柵介質(zhì)層320之間的外延層310上(且為絕緣保護層340表面上)的掩膜層350。本實施例中，兩個工藝步驟采用同一掩模版，可以節(jié)省掩模版的使用數(shù)量，節(jié)約成本。
[0085]需要說明的是，在本發(fā)明的其它實施例中，也可以單獨采用一個掩模版用于形成掩膜層350，此時掩膜層350的材料可以不限定為負性光刻膠，而可以是正性光刻膠或者其它適合材料。
[0086]請參考圖9，以圖8所示掩膜層350為掩模，對位于相鄰兩個柵介質(zhì)層320之間外延層310進行摻雜形成體區(qū)360。在形成體區(qū)360之后，可去除圖8所示掩膜層350。
[0087]本實施例中，在進行摻雜之后，繼續(xù)進行推進工藝，以激活注入體區(qū)360中的離子。僅進行摻雜工藝，摻雜的離子可能還不會位于掩膜層350 (請參考圖8)正下方位置，但正是推進工藝，使離子發(fā)生擴散，形成真正意義的體區(qū)。具體的，所述推進工藝可以采用熱退火工藝進行，熱退火采用的溫度范圍為900°C?1050°C，推進工藝的持續(xù)時間(退火時間)可以為IOmin?60min。在推進工藝之后，摻雜的離子發(fā)生了充分擴散，形成了如圖9所示的體區(qū)360。體區(qū)360的深度從中間位置向柵極330方向逐漸增大，即越靠近相鄰兩個柵極330中間位置，體區(qū)360深度越小。
[0088]本實施例中，若體區(qū)360的摻雜類型為N型，摻雜離子可為磷或其他五價元素，若摻雜類型為P型，摻雜離子可為硼或其他三價元素。具體的，對體區(qū)360進行N型摻雜時，摻雜的離子可以為硼離子，摻雜的離子的濃度范圍可以為lE12/cm3?lE13/cm3，采用的能量范圍可以為40KeV?80KeV。對體區(qū)360進行P型摻雜時，摻雜的離子可以為磷離子，摻雜離子的濃度范圍可以為lE13/cm3?lE14/cm3，采用的能量范圍可以為IOOKeV?160KeV。
[0089]本實施例中，在進行上述摻雜和推進工藝之后，形成的體區(qū)360具有這樣的輪廓:體區(qū)360的深度從中間位置向柵極330方向逐漸增大，即體區(qū)360越靠近相鄰兩個柵極330中間位置深度越小。這是因為，掩膜層350阻擋在相鄰兩個柵介質(zhì)層320之間的外延層310上，由于掩膜層350的阻擋，掩膜層350正下方的外延層310摻雜的離子很少，在推進工藝過程中，注入外延層310中的離子發(fā)生擴散，實際擴散后的結(jié)果就是形成中間位置向上內(nèi)凹的體區(qū)360。
[0090]現(xiàn)有的溝槽場效應(yīng)晶體管中，在形成體區(qū)時，沒有掩膜層遮擋在外延層上，因此其在推進工藝之后，體區(qū)輪廓通常呈中間位置向下凸出的形狀(可參考圖2)，與本實施例體區(qū)360的形狀(中間位置向上凹陷)正好相反。現(xiàn)有溝槽場效應(yīng)晶體管中，體區(qū)輪廓通常呈中間位置向下凸出，其最小深度通常在0.5 μ m以上，因此其體區(qū)電阻較大。本實施例形成的體區(qū)360中間位置向上凹陷，因此體區(qū)360的最小深度出現(xiàn)在體區(qū)360中間位置。
[0091]本實施例中，體區(qū)360的最小深度的范圍為0.2μπι?0.4 μ m。根據(jù)電阻公式有:R=P L/S，其中L是體區(qū)360的最小深度。體區(qū)電阻與體區(qū)360的最小深度成正比，本實施例中，體區(qū)360最小深度的范圍為0.2 μ m?0.4 μ m，因此，體區(qū)電阻可降低至原來的0.4?
0.8 (原來體區(qū)360的最小深度在0.5 μ m以上)。
[0092]根據(jù)以上分析可知，本實施例中體區(qū)電阻可降低至原來的0.4?0.8。對于溝槽場效應(yīng)晶體管而言，其導(dǎo)通電壓等于體區(qū)電阻與插塞電阻的和乘以電流，即:導(dǎo)通電壓(Vbe)的公式:Vbe=I (Rb+Rct)。插塞電阻(Rct)，其通常遠小于體區(qū)電阻(Rb)，因此，可認為導(dǎo)通電壓與體區(qū)電阻(Rb)成正比，本實施例中，由于體區(qū)電阻(Rb)可降低至原來的0.4?0.8，因此，導(dǎo)通電壓也可以降低至約0.4?0.8，從而保證導(dǎo)通電壓降低至0.7V以下，提高溝槽場效應(yīng)晶體管的耐受性能。并且，整個過程中，不需要增加體區(qū)360的摻雜濃度，因此，可以防止溝槽場效應(yīng)晶體管出現(xiàn)閾值電壓升高和漏源擊穿電壓降低等問題。
[0093]請參考圖10，對位于體區(qū)360上方的外延層310進行重摻雜形成源區(qū)370，本實施例中，源區(qū)370上表面與柵極330上表面和柵介質(zhì)層320上表面齊平。
[0094]本實施例中，如果體區(qū)360為N型摻雜，則源區(qū)370為P型重摻雜，如果體區(qū)360為P型摻雜，源區(qū)370為N型重摻雜。
[0095]請參考圖11，在絕緣保護層340上形成層間介質(zhì)層380。
[0096]本實施例中，層間介質(zhì)層380的材料可以絕緣保護層340的材料相同，即層間介質(zhì)層380的材料也為氧化硅，并且同樣可以采用化學(xué)氣相沉積方法形成層間介質(zhì)層380。
[0097]請參考圖12，蝕刻層間介質(zhì)層380、絕緣保護層340和源區(qū)370直至形成通孔371，通孔371位于兩個柵介質(zhì)層320之間，并且通孔371將源區(qū)370隔成剩余的兩部分，兩部分源區(qū)370分別屬于不同的兩個溝槽場效應(yīng)晶體管。
[0098]本實施例中，形成通孔371所采用的掩模版與上述形成掩膜層350的掩模版為同一掩模版。正如上面所述，兩個工藝步驟采用同一掩模版可以節(jié)省掩模版的使用數(shù)量，節(jié)約成本。
[0099]請參考圖13，填充通孔371形成導(dǎo)電插塞390。
[0100]本實施例中，導(dǎo)電插塞390的材料可以為鋁、銅或者鎢，當采用銅時，可以采用電鍍銅工藝形成導(dǎo)電插塞390。
[0101]需要說明的是，本實施例后續(xù)還可以對半導(dǎo)體襯底300的第二表面進行減薄，然后在第二表面上形成漏區(qū)(未示出)。
[0102]本實施例所提供的溝槽場效應(yīng)晶體管的形成方法中，通過在外延層310上形成掩膜層350，然后再進行摻雜形成體區(qū)360，所形成的體區(qū)360的深度從中間位置向柵極330方向逐漸增大，即體區(qū)360越靠近相鄰兩個柵極330中間位置深度越小，因此，體區(qū)電阻降低，溝槽場效應(yīng)晶體管的導(dǎo)通電壓隨之降低，從而保證導(dǎo)通電壓降低至0.7V以下，提高溝槽場效應(yīng)晶體管的耐受性能。并且，整個形成過程中，不需要增加體區(qū)360的摻雜濃度，因此，可以防止溝槽場效應(yīng)晶體管出現(xiàn)閾值電壓升高和漏源擊穿電壓降低等問題。
[0103]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應(yīng)當以權(quán)利要求所限定的范圍為準。
【權(quán)利要求】
1.一種溝槽場效應(yīng)晶體管，包括: 半導(dǎo)體襯底； 位于所述半導(dǎo)體襯底第一表面上的外延層； 位于所述外延層中的多個分立的柵極； 位于所述外延層內(nèi)且位于所述柵極外圍的柵介質(zhì)層，所述柵介質(zhì)層上表面、所述柵極上表面與所述外延層上表面齊平； 位于所述外延層中且位于相鄰兩個柵極之間的體區(qū)，所述體區(qū)與所述柵極通過所述柵介質(zhì)層隔尚; 其特征在于， 所述體區(qū)的深度從中間位置向柵極方向逐漸增大。
2.如權(quán)利要求1所述的溝槽場效應(yīng)晶體管，其特征在于，所述體區(qū)的最小深度為0.2 μ m ~0.4 μ m。
3.如權(quán)利要求1所述的溝槽場效應(yīng)晶體管，其特征在于，還包括:位于所述體區(qū)中的源區(qū)，所述源區(qū)上表面和所述外延層上表面齊平。
4.如權(quán)利要求1所述的溝槽場效應(yīng)晶體管，其特征在于，所述半導(dǎo)體襯底具有與所述第一表面相對的第二表面，所述第二表面上具有漏區(qū)。
5.一種溝槽場效應(yīng)晶體管的形成方法，其特征在于，包括:` 提供半導(dǎo)體襯底； 在所述半導(dǎo)體襯底的第一表面上形成外延層； 在所述外延層中形成多個分立的溝槽； 在所述溝槽內(nèi)表面形成柵介質(zhì)層； 在所述柵介質(zhì)層上形成柵極，所述柵介質(zhì)層和所述柵極共同填充滿所述溝槽，所述柵介質(zhì)層上表面、所述柵極上表面與所述外延層上表面齊平； 在所述外延層上形成掩膜層，所述掩膜層的寬度小于相鄰兩個所述柵介質(zhì)層之間的距離，并且所述掩膜層到相鄰兩個所述柵介質(zhì)層之間的距離相等； 以所述掩膜層為掩模，對位于相鄰兩個所述柵介質(zhì)層之間的所述外延層進行摻雜形成體區(qū)，所述體區(qū)的深度從中間位置向柵極方向逐漸增大。
6.如權(quán)利要求5所述的溝槽場效應(yīng)晶體管的形成方法，其特征在于，所述體區(qū)的最小深度為0.2 μ m~0.4 μ m。
7.如權(quán)利要求5所述的溝槽場效應(yīng)晶體管的形成方法，其特征在于，所述掩膜層的寬度范圍為相鄰兩個所述柵介質(zhì)層之間距離的0.3倍~0.5倍，所述掩膜層的厚度范圍為0.5 μ m ~L 5 μ m0
8.如權(quán)利要求5所述的溝槽場效應(yīng)晶體管的形成方法，其特征在于，在形成所述柵極之后，且在形成所述掩膜層之前，所述形成方法還包括:在所述柵極、所述柵介質(zhì)層和所述外延層上形成絕緣保護層，所述掩膜層形成在所述絕緣保護層表面。
9.如權(quán)利要求8所述的溝槽場效應(yīng)晶體管的形成方法，其特征在于，在形成所述體區(qū)之后，所述形成方法還包括:對位于所述體區(qū)上方的所述外延層進行重摻雜形成源區(qū)。
10.如權(quán)利要求9所述的溝槽場效應(yīng)晶體管的形成方法，其特征在于，在形成所述源區(qū)之后，所述形成方法還包括:在所述絕緣保護層上形成層間介質(zhì)層； 蝕刻所述層間介質(zhì)層、絕緣保護層和源區(qū)直至形成通孔，所述通孔位于相鄰兩個所述柵介質(zhì)層之間，并將所述源區(qū)分隔成兩部分； 填充所述通孔形成導(dǎo)電插塞。
11.如權(quán)利要求5所述的溝槽場效應(yīng)晶體管的形成方法，其特征在于，所述掩膜層的材料為負性光刻膠。
12.如權(quán)利要求5所述的溝槽場效應(yīng)晶體管的形成方法，其特征在于，在進行摻雜形成所述體區(qū)的過程中，對所述體區(qū)進行N型摻雜時，摻雜的離子為硼離子，摻雜的離子濃度范圍為lE12/cm3~lE13/cm3，采用的能量范圍為40KeV~80KeV ;對所述體區(qū)進行P型摻雜時，摻雜的離子為磷離子，摻雜的離子濃度范圍為lE13/cm3~lE14/cm3，采用的能量范圍為IOOKeV ~160KeV。`
【文檔編號】H01L21/336GK103871900SQ201410081140
【公開日】2014年6月18日 申請日期:2014年3月6日 優(yōu)先權(quán)日:2014年3月6日
【發(fā)明者】樓穎穎 申請人:上海華虹宏力半導(dǎo)體制造有限公司