半導體元件、半導體裝置以及該元件和裝置的制造方法
【專利摘要】本實施方式提供一種能夠不妨礙元件動作且不伴隨元件面積增大地提高ESD耐性的半導體元件。根據(jù)一個實施方式，提供具備第一半導體層、第二半導體層、第一電極、第二電極、控制電極、結(jié)合區(qū)部、絕緣層和導電體的半導體元件。上述第二半導體層設在上述第一半導體層之上。上述第一電極以及上述第二電極設在上述第二半導體層之上。上述控制電極設在上述第二半導體層之上。上述結(jié)合區(qū)部設在上述第二半導體層之上，并與上述控制電極電連接。上述絕緣層設在上述第二半導體層之上，具有開口部。上述導電體以將上述開口部的至少一部分覆蓋的方式設在上述絕緣層上。
【專利說明】半導體元件、半導體裝置以及該元件和裝置的制造方法
[0001]相關申請的引用:
[0002]本申請以2013年10月2日申請的在先日本專利申請2013 — 207091號的優(yōu)先權為基礎并主張該權利，在先申請的全部內(nèi)容通過引用包含于此。
【技術領域】
[0003]這里說明的實施方式一般涉及半導體元件、半導體裝置、半導體元件的制造方法以及半導體裝置的制造方法。
【背景技術】
[0004]例如，HEMT(HighElectron Mobility Transistor:高電子遷移率晶體管)等半導體元件由于柵極電容小而適于高速動作，然而另一方面，ESD(electro-static discharge:靜電放電)的耐性低。作為元件的ESD對策，可以考慮在元件內(nèi)埋入保護二極管的方法，但這會導致元件面積增大并妨礙元件動作，尚未實用化。這樣的半導體元件中，希望不妨礙元件動作且不伴隨元件面積增大地提高ESD的耐性。此外，希望有采用ESD耐性高的半導體元件的半導體裝置。
【發(fā)明內(nèi)容】
[0005]本實施方式提供一種能夠不妨礙元件動作且不伴隨元件面積增大地提高ESD耐性的半導體元件及其制造方法、以及采用ESD耐性高的半導體元件的半導體裝置及其制造方法。
[0006]根據(jù)一個實施方式，提供一種具備第一半導體層、第二半導體層、第一電極、第二電極、控制電極、結(jié)合區(qū)部、絕緣層和導電體的半導體元件。上述第二半導體層設在上述第一半導體層之上。上述第一電極以及上述第二電極設在上述第二半導體層之上。上述控制電極設在上述第二半導體層之上。上述結(jié)合區(qū)部設在上述第二半導體層之上，并與上述控制電極電連接。上述絕緣層設在上述第二半導體層之上，具有開口部。上述導電體以將上述開口部的至少一部分覆蓋的方式設在上述絕緣層上。
[0007]根據(jù)其他實施方式，提供一種半導體裝置，具備:基板，設有支撐部和布線電極；設在上述支撐部之上的半導體元件；以及布線，上述半導體元件包括:第一半導體層、設在上述第一半導體層之上的第二半導體層、設在上述第二半導體層之上的第一電極以及第二電極、設在上述第二半導體層之上的控制電極、設在上述第二半導體層之上且與上述控制電極電連接的結(jié)合區(qū)部、和設在上述第二半導體層之上且在上述結(jié)合區(qū)部上具有開口部的絕緣層，上述布線將上述布線電極和上述結(jié)合區(qū)部電連接。
[0008]根據(jù)其他實施方式，提供一種半導體裝置，具備:基板，設有支撐部和布線電極；設在上述支撐部之上的半導體元件；以及布線，上述半導體元件包括:第一半導體層、設在上述第一半導體層之上的第二半導體層、設在上述第二半導體層之上的第一電極及第二電極、設在上述第二半導體層之上的控制電極、設在上述第二半導體層之上且與上述控制電極電連接的結(jié)合區(qū)部、設在上述第二半導體層之上且具有開口部的絕緣層、以及以將上述開口部的至少一部分覆蓋的方式設在上述絕緣層上的導電體和設在上述開口部內(nèi)的上述第二半導體層之上的導電膜中的至少一方，上述布線將上述布線電極和上述結(jié)合區(qū)部電連接。
[0009]根據(jù)其他實施方式，提供一種半導體元件的制造方法，包括:在基板之上形成第一半導體層的工序；在上述第一半導體層之上形成第二半導體層的工序；在上述第二半導體層之上形成第一電極以及第二電極的工序；在上述第一半導體層之上形成控制電極的工序；形成設在上述第二半導體層之上且與上述控制電極電連接的結(jié)合區(qū)部的工序；在上述第一半導體層之上形成具有開口部的絕緣層的工序；以及以將上述開口部的至少一部分覆蓋的方式在上述絕緣層上形成導電體的工序。
[0010]根據(jù)其他實施方式，提供一種半導體裝置的制造方法，包括:在安裝基板之上設置半導體元件的工序，上述安裝基板包括支撐部和布線電極，上述半導體元件包括第一半導體層、設在上述第一半導體層之上的第二半導體層、設在上述第二半導體層之上的第一電極以及第二電極、設在上述第二半導體層之上的控制電極、設在上述第二半導體層之上且與上述控制電極電連接的結(jié)合區(qū)部、設在上述第二半導體層之上且具有開口部的絕緣層、和以將上述開口部的至少一部分覆蓋的方式設在上述絕緣層上的導電體；在上述支撐部之上設置上述半導體元件的工序；使上述結(jié)合區(qū)部和上述導電體之間的電連接短路或絕緣的工序；以及通過布線將上述布線電極和上述結(jié)合區(qū)部電連接的工序。
[0011]發(fā)明效果:
[0012]本實施方式能夠提供一種能夠不妨礙元件動作且不伴隨元件面積增大地提高ESD耐性的半導體元件及其制造方法、以及采用ESD耐性高的半導體元件的半導體裝置及其制造方法。
【專利附圖】
【附圖說明】
[0013]圖1是示意性地表示第一實施方式的半導體元件的平面圖。
[0014]圖2(a)及圖2(b)是示意性地表示第一實施方式的半導體元件的一部分的局部截面圖。
[0015]圖3是示意性地表示第一實施方式的半導體元件的等價電路圖。
[0016]圖4是表示第一實施方式的半導體裝置的示意圖。
[0017]圖5(a)?圖5(h)是示意性地表示第一實施方式的半導體元件的制造工序順序的截面圖。
[0018]圖6 (a)?圖6(c)是示意性地表示第一實施方式的半導體裝置的制造工序順序的截面圖。
[0019]圖7是示意性地表示第一實施方式的其他半導體元件的一部分的局部截面圖。
[0020]圖8(a)及圖8(b)是表示第二實施方式的半導體元件的示意圖。
[0021]圖9 (a)?圖9(c)是示意性地表示第二實施方式的半導體元件的制造工序順序的截面圖。
[0022]圖10是示意性地表示第三實施方式的半導體元件的平面圖。
[0023]圖11 (a)及圖11 (b)是示意性地表示第三實施方式的半導體元件的一部分的局部截面圖。
[0024]圖12是示意性地表示第三實施方式的半導體元件的等價電路圖。
【具體實施方式】
[0025]以下，參照【專利附圖】
【附圖說明】各實施方式。
[0026]另外，附圖是示意性或概念性的，各部分的厚度與寬度的關系、部分間的大小的比率等并不一定與實際情況相同。此外，即使是在表示相同部分的情況下，也有根據(jù)附圖而將相互的尺寸及比率表示得不同的情況。
[0027]另外，在本申請說明書和各圖中，關于已示出的圖，對于與前述同樣的要素賦予同一附圖標記而適當?shù)厥÷栽敿氄f明。
[0028](第一實施方式)
[0029]圖1是示意性地表示第一實施方式的半導體元件的平面圖。另外，該平面圖中，省略了絕緣層19。
[0030]圖2(a)及圖2(b)是示意性地表示第一實施方式的半導體元件的一部分的局部截面圖。
[0031]圖2 (a)示意性地表示圖1的Al — A2線截面。圖2 (b)示意性地表示圖1的BI —B2線截面。
[0032]如圖1、圖2(a)以及圖2 (b)所示，半導體元件10具備第一半導體層11、第二半導體層12、基板14、基底層15、柵極絕緣膜16、絕緣層18及絕緣層19、漏極電極21 (第一電極)、源極電極22 (第二電極)、柵極電極23 (柵極電極)、漏極結(jié)合區(qū)31、源極結(jié)合區(qū)32、柵極結(jié)合區(qū)33 (結(jié)合區(qū)部)、導電體34、漏極布線41和源極布線42。該例中，半導體元件10是所謂的HEMT。
[0033]基板14例如采用硅基板?；?4例如也可以是SiC (碳化硅)基板或藍寶石基板等。基板14例如可以在元件形成后通過背面研磨或激光提離(laser lift-off)等去除。
[0034]基底層15設在基板14之上?；讓?5例如包含氮化物半導體。基底層15例如包含AlaGa1-aN(0 = a = I)。基底層15例如包含多個氮化物半導體層?；讓?5例如包含多個AlN層、多個AlGaN層和多個GaN層。這些層例如在基板14和基底層15的層疊方向上按AlN層一 AlGaN層一 GaN層的順序被反復層疊。即，基底層15例如是超晶格層?；讓?5不限于此，例如也可以是包含在AlN和GaN之間使Al的組成比階段性變化的多個AlGaN層的層疊膜。基底層15例如也可以是從AlN朝向GaN而使Al的組成比連續(xù)變化的I個層(所謂的傾斜層)。另外，基底層15根據(jù)需要而設置，能夠省略。
[0035]第一半導體層11設在基底層15之上。第一半導體層11例如包含氮化物半導體。第一半導體層11例如包含AlxlGa1 _xlN(O蘭xl < I)。第一半導體層11例如是GaN層。此夕卜，第一半導體層11例如為非摻雜。第一半導體層11例如不含雜質(zhì)。
[0036]第二半導體層12設在第一半導體層11之上。第二半導體層12例如包含氮化物半導體。第二半導體層12例如包含Alx2Ga1-x2N(xl < x2 < I)。第二半導體層12的Al的組成比例如高于第一半導體層11的Al的組成比。第二半導體層12例如是AlGaN層。此夕卜，第二半導體層12例如為非摻雜或η型。第二半導體層12例如不含雜質(zhì)或含有η型的雜質(zhì)。
[0037]例如，也可以使第一半導體層11為AlGaN層，使第二半導體層12為與第一半導體層11相比Al組成比更高的AlGaN層。另外，第一半導體層11以及第二半導體層12的材料不限于氮化物半導體。例如，可以使第一半導體層11為GaAs層，使第二半導體層12為AlGaAs 層。
[0038]第一半導體層11例如為溝道層，第二半導體層12例如為勢壘層。第一半導體層11和第二半導體層12進行異質(zhì)結(jié)接合。
[0039]如上述那樣，第二半導體層12的Al的組成比高于第一半導體層11的Al的組成t匕。即，第二半導體層12的晶格常數(shù)小于第一半導體層11的晶格常數(shù)。由此，在第二半導體層12中產(chǎn)生畸變(歪?)，通過壓電效應而在第二半導體層12內(nèi)發(fā)生壓電極化。由此，在第一半導體層Ii中的與第二半導體層12的界面附近形成二維電子氣Hg。
[0040]柵極絕緣膜16設在第二半導體層12之上。柵極絕緣膜16例如采用Si02、SiN、A1203、T12, Ta2O5, HfO2或ZrO2等。柵極絕緣膜16根據(jù)需要而設置，能夠省略。
[0041]漏極電極21設在第二半導體層12之上。漏極電極21例如與第二半導體層12相接。漏極電極21例如與第二半導體層12歐姆接觸。
[0042]源極電極22設在第二半導體層12之上。源極電極22在第二半導體層12之上與漏極電極21分離地配置。源極電極22例如與第二半導體層12相接。源極電極22例如與第二半導體層12歐姆接觸。
[0043]柵極電極23設在漏極電極21與源極電極22之間。柵極電極23與漏極電極21以及源極電極22分別分離地配置。此外，該例中，柵極電極23設在柵極絕緣膜16之上。
[0044]半導體元件10中，通過控制向柵極電極23施加的電壓，柵極電極23之下的二維電子氣Hg的濃度增減。由此，在漏極電極21與源極電極22之間流過的電流得到控制。
[0045]此外，該例中，漏極電極21、源極電極22以及柵極電極23分別設有多個。例如，多個柵極電極23中的各個電極分別設在多個漏極電極21與多個源極電極22之間。漏極電極21、源極電極22以及柵極電極23例如采用Ti/Al的層疊膜。
[0046]漏極結(jié)合區(qū)31與多個漏極電極21分別電連接。源極結(jié)合區(qū)32與多個源極電極22分別電連接。柵極結(jié)合區(qū)33與多個柵極電極23分別電連接。漏極結(jié)合區(qū)31、源極結(jié)合區(qū)32以及柵極結(jié)合區(qū)33例如用于與外部的電連接。例如，漏極結(jié)合區(qū)31、源極結(jié)合區(qū)32以及柵極結(jié)合區(qū)33是所謂的焊盤(bonding pad)。
[0047]漏極布線41例如設在漏極電極21之上。漏極布線41與漏極電極21電連接。漏極布線41例如與多個漏極電極21分別電連接。此外，漏極布線41與漏極結(jié)合區(qū)31電連接。即，漏極布線41將各漏極電極21和漏極結(jié)合區(qū)31電連接。
[0048]源極布線42例如設在源極電極22之上。源極布線42與源極電極22電連接。源極布線42例如與多個源極電極22分別電連接。此外，源極布線42與源極結(jié)合區(qū)32電連接。即，源極布線42將各源極電極22與源極結(jié)合區(qū)32電連接。柵極電極23和柵極結(jié)合區(qū)33設在同一平面上，通過未圖示的布線相互連接。
[0049]絕緣層18及絕緣層19設在柵極絕緣膜16之上。絕緣層18例如在柵極絕緣膜16之上，將各電極21?23以外的部分填埋。絕緣層19例如設在絕緣膜18之上，將各布線41、42覆蓋。絕緣層18或絕緣層19以及他們的層疊中設有開口部18a。該例中，開口部18a設在柵極結(jié)合區(qū)33之上。開口部18a例如使柵極結(jié)合區(qū)33的至少一部分露出。
[0050]導電體34設在絕緣層19之上，將開口部18a的至少一部分覆蓋。該例中，導電體34與柵極結(jié)合區(qū)33的至少一部分相對置。導電體34例如與柵極結(jié)合區(qū)33的整體相對置。導電體34隔開間隔地與柵極結(jié)合區(qū)33相對置。由此，導電體34與柵極結(jié)合區(qū)33電容耦合。導電體34例如采用Al、Cu或Ag等金屬材料。導電體34的材料例如可以是具有導電性且與柵極結(jié)合區(qū)33電容耦合的任意的材料。柵極結(jié)合區(qū)33與導電體34之間的距離Dl例如是幾百nm?Ιμπι左右。柵極結(jié)合區(qū)33與導電體34之間例如是空氣層。例如，也可以在柵極結(jié)合區(qū)33與導電體34之間設置電介質(zhì)材料。
[0051]圖3是示意性地表示第一實施方式的半導體元件的等價電路圖。
[0052]如圖3所示，半導體元件10中，設有與柵極電極23電連接的保護電容Cp。保護電容Cp通過柵極結(jié)合區(qū)33與導電體34的電容耦合而形成。這樣，導電體34與柵極結(jié)合區(qū)33—起形成保護電容Cp。導電體34例如經(jīng)由保護電容Cp而與柵極電極23電連接。另一方面，導電體34例如與漏極電極21及源極電極22分別電絕緣。
[0053]圖4是表示第一實施方式的半導體裝置的示意圖。
[0054]如圖4所示，半導體裝置60包含上述的半導體元件10、安裝基板62和布線66。安裝基板62包含支撐部63和布線電極64。
[0055]半導體元件10設在安裝基板62的支撐部63之上。安裝基板62例如是半導體封裝的框(frame)。支撐部63例如是晶片托盤(die pad)。布線電極64例如是引線框。安裝基板62例如也可以是布線基板等。該情況下，支撐部63例如是基板上的任意的搭載部位。布線電極64例如是設在基板上的電極(所謂的島(land))。
[0056]在將半導體元件10用于半導體裝置60的情況下，在將半導體元件10設在支撐部63之上后，通過熱及機械中的至少一種使導電體34變形。由此，使導電體34與柵極結(jié)合區(qū)33接觸。即，使柵極結(jié)合區(qū)33與導電體34的電連接短路。
[0057]因此，在使用半導體元件10的半導體裝置60中，在開口部18a的內(nèi)部設置導電體34。該例中，與柵極結(jié)合區(qū)33直接相接而短路的導電體34設在開口部18a下部。另外，將在柵極結(jié)合區(qū)33與導電體34之間設有電介質(zhì)材料而成的半導體元件用于半導體裝置的情況下，與上述同樣，通過熱及機械中的至少一種使導電體34變形，從而使導電體34的至少一部分與柵極結(jié)合區(qū)33直接相接而實現(xiàn)電連接。
[0058]布線66將柵極結(jié)合區(qū)33與布線電極64電連接。該例中，布線電極64經(jīng)由布線66和導電體34而與柵極結(jié)合區(qū)33電連接。例如,布線66的一端與布線電極64相接,布線66的另一端與導電體34相接。由此，經(jīng)由布線66，將布線電極64和導電體34電連接。布線66例如是接合線(bonding wire)。
[0059]以上敘述了導電體34與柵極結(jié)合區(qū)直接相接而電連接的情況，但導電體34也可以被破壞或去除。半導體裝置60中，為了進行高速動作，使柵極電容較低即可，通過將導電體34破壞或去除，與柵極結(jié)合區(qū)33的耦合電容降低或消失，能夠降低半導體元件10的保護電容Cp。另外，該情況下，布線66的一端與布線電極64相接，另一端直接與柵極結(jié)合區(qū)33連接。
[0060]圖5 (a)?圖5 (h)是示意性地表示第一實施方式的半導體元件的制造工序順序的截面圖。
[0061]如圖5(a)所示，在半導體元件10的制造中，首先，在基板14之上形成基底層15。在基底層15之上形成包含GaN的第一半導體層11。在第一半導體層11之上形成包含AlGaN的第二半導體層12。在第二半導體層12之上形成包含SiN的柵極絕緣膜16。
[0062]接著，使用掩模將柵極絕緣膜16的一部分通過蝕刻而去除，如圖5(b)所示，在第二半導體層12之上形成漏極電極21和源極電極22。例如，形成Ti/Al的多層膜作為漏極電極21以及源極電極22。然后，例如，通過進行700°C以上的熱處理，使漏極電極21及源極電極22與第二半導體層12歐姆接觸。在漏極電極21及源極電極22之間的柵極絕緣膜16之上，形成柵極電極23。由此，完成HEMT構造。
[0063]如圖5(c)所示，在與形成了 HEMT構造的區(qū)域不同的區(qū)域的柵極絕緣膜16之上，形成柵極結(jié)合區(qū)33。用未圖示的引出布線將柵極電極23和柵極結(jié)合區(qū)33電連接。
[0064]如圖5(d)所示，在柵極絕緣膜16之上，形成絕緣層18并且形成漏極布線41及源極布線42。此外，在絕緣層18、漏極布線41以及源極布線42之上，形成絕緣層19。
[0065]如圖5(e)所示,在絕緣層18及絕緣層19中形成開口部18a。該例中，以使柵極結(jié)合區(qū)33的至少一部分露出的方式在柵極結(jié)合區(qū)33之上形成開口部18a。
[0066]如圖5(f)所示，在開口部18a內(nèi)形成犧牲層18b，將開口部18a填埋。犧牲層18b例如使用抗蝕劑。
[0067]如圖5(g)所示，在犧牲層18b之上形成導電體34。此時，導電體34形成為，使犧牲層18b的一部分露出。S卩，不以導電體34堵塞開口部18a。
[0068]如圖5(h)所示，將犧牲層18b去除，使開口部18a內(nèi)成為空洞。例如，通過溶劑、O2等離子體等使犧牲層18b熔融。并且，通過使熔融的犧牲層18b從沒有被導電體34覆蓋的開口部分排出，將犧牲層18b去除。
[0069]由此，半導體元件10完成。
[0070]圖6 (a)?圖6(c)是示意性地表示第一實施方式的半導體裝置的制造工序順序的截面圖。
[0071]如圖6(a)所示，在半導體裝置60的制造中，首先，在安裝基板62的支撐部63之上設置半導體元件10。
[0072]如圖6 (b)所示，通過熱及機械中的至少一方使導電體34變形，從而使柵極結(jié)合區(qū)33與導電體34之間的電連接短路。
[0073]如圖6(c)所示，用布線66將柵極結(jié)合區(qū)33和布線電極64電連接。例如，通過用布線64將導電體34和布線電極64相連，將柵極結(jié)合區(qū)33和布線電極64電連接。
[0074]由此，半導體裝置60完成。
[0075]本實施方式的半導體元件10中，通過在柵極結(jié)合區(qū)33之上設置導電體34，形成保護電容Cp。由此,增加柵極電容,特別是,能夠在涉及切割、裝配(mount)等多個分支的組裝工序時提高半導體元件10的ESD耐性。例如，能夠降低使柵極結(jié)合區(qū)33負擔的電壓。此夕卜，與設置保護二極管等的情況相比，還能夠抑制元件面積的大型化。
[0076]并且，在將半導體元件10用于半導體裝置60的情況下，在組裝的最終階段的接合(bonding)之前，使導電體34熱變形/機械變形，在導電體34和柵極結(jié)合區(qū)33之間得到直接的導通。由此，雖然半導體元件10的保護電容Cp降低，但能夠使對半導體裝置60的高速動作造成妨礙的電容、電阻降低，能夠抑制特性劣化等的危害。
[0077]這樣，在半導體元件10中，能夠在抑制元件動作的妨礙及元件面積的大型化的同時，提高ESD耐性。此外，該例中，導電體34設在柵極結(jié)合區(qū)33之上。由此，還能用導電體34在物理上保護柵極結(jié)合區(qū)33。
[0078]此外，在形成了半導體裝置60的情況下，通過使柵極結(jié)合區(qū)33和導電體34之間的電連接短路，使保護電容Cp降低?；蛘?，通過破壞導電體34或去除導電體34，從而使柵極結(jié)合區(qū)33和導電體34之間的電連接絕緣，使保護電容Cp降低。由此，半導體裝置60可高速動作。
[0079]圖7是示意性地表示第一實施方式的其他半導體元件的一部分的局部截面圖。
[0080]如圖7所示，半導體元件100中，省略柵極絕緣膜16，柵極電極23設在第二半導體層12之上。半導體元件100中，柵極電極23例如與第二半導體層12相接。柵極電極23例如與第二半導體層12肖特基接觸。
[0081]半導體元件100中，也能夠根據(jù)向柵極電極23施加的電壓，控制在漏極電極21和源極電極22之間流過的電流。這樣，柵極絕緣膜16可以省略。
[0082](第二實施方式)
[0083]圖8(a)及圖8(b)是表示第二實施方式的半導體元件的示意圖。
[0084]圖8(a)是示意性地表示半導體元件110的一部分的局部截面圖。
[0085]圖8(b)是示意性地表示半導體元件110的等價電路圖。
[0086]如圖8 (a)所示,半導體元件110還包含電阻體35。半導體元件110例如包含多個電阻體35。電阻體35設在柵極結(jié)合區(qū)33與導電體34之間。電阻體35與柵極結(jié)合區(qū)33和導電體34分別電連接。電阻體35例如與柵極結(jié)合區(qū)33和導電體34分別相接。S卩，半導體元件110中，導電體34經(jīng)由電阻體35而與柵極結(jié)合區(qū)33電連接。電阻體35例如采用鎳鉻合金(NiCr)或氮化鉭(TaN)等金屬氧化物等。
[0087]如圖8(b)所示，半導體元件110中，設有與柵極電極23電連接的保護電阻Rp。保護電阻Rp由電阻體35形成。這樣，電阻體35形成保護電阻Rp。
[0088]這樣，半導體元件110中，通過電阻體35形成保護電阻Rp。在設有保護電阻Rp的情況下，例如也能降低加在柵極結(jié)合區(qū)33上的電壓。因而，在半導體元件110中，也能夠在抑制元件面積的增大的同時提高ESD耐性。
[0089]在將半導體元件110用于半導體裝置60的情況下，在將半導體元件110設在安裝基板62之上后，通過熱及機械中的至少一方使導電體34及電阻體35變形。由此，使導電體34的至少一部分與柵極結(jié)合區(qū)33接觸，使柵極結(jié)合區(qū)33與導電體34之間的電連接短路。由此，能夠降低成為半導體元件110的高速動作的妨礙的電容或電阻，能夠抑制特性劣化等的危害。
[0090]這樣，在半導體元件110中，也與半導體元件10同樣，能夠在抑制元件動作的妨礙及元件面積的大型化的同時，提高ESD耐性。
[0091]圖9 (a)?圖9(c)是示意性地表示第二實施方式的半導體元件的制造工序順序的截面圖。
[0092]如圖9(a)所示，在以與半導體元件10相同的順序形成了犧牲層18b后，例如，將犧牲層18b的一部分去除并埋入電阻材料，從而形成柱狀的電阻體35。
[0093]如圖9(b)所示，在犧牲層18b以及電阻體35之上形成導電體34。
[0094]如圖9(c)所示，將犧牲層18b去除，使開口部18a內(nèi)成為空洞。
[0095]由此，半導體元件110完成。
[0096](第三實施方式)
[0097]圖10是示意性地表示第三實施方式的半導體元件的平面圖。
[0098]圖11 (a)及圖11 (b)是示意性地表示第三實施方式的半導體元件的一部分的局部截面圖。
[0099]圖11 (a)示意性地表示圖10的Cl — C2線截面。
[0100]圖11 (b)示意性地表示圖10的Dl — D2線截面。
[0101]如圖10、圖11(a)以及圖11(b)所示，在半導體元件120中，開口部18a以及導電體34設置在不與柵極結(jié)合區(qū)33之上重合的位置。半導體元件120中，開口部18a以及導電體34不與柵極結(jié)合區(qū)33相對置。
[0102]半導體元件120中，導電體34經(jīng)由布線36而與柵極結(jié)合區(qū)33電連接。此外，半導體元件120中，在導電體34的下部設有導電膜38。換言之，導電膜38設在開口部18a內(nèi)。導電膜38與絕緣膜18、絕緣膜19或它們的層疊膜、或者隔開間隔地與導電體34相對置。半導體元件120中，導電體34與導電膜38電容耦合。導電膜38例如與地電連接。導電膜38例如與源極電極22電連接。導電膜38例如也可以浮置。
[0103]另外，導電膜38根據(jù)需要而設置，能夠省略。在省略導電膜38的情況下，導電體34例如與柵極絕緣膜16或第二半導體層12等電容耦合。此外，在將柵極結(jié)合區(qū)33和導電體34相連的布線36的下部的一部分，通過在絕緣膜18、絕緣膜19或它們的層疊膜中設置的開口部18a而設有空隙。換言之，開口部18a在布線36之下延伸。
[0104]圖12是示意性地表示第三實施方式的半導體元件的等價電路圖。
[0105]如圖12所示，半導體元件120中，設有與柵極電極23電連接的保護電容Cp。保護電容Cp通過導電體34與導電膜38之間的電容耦合形成。這樣，半導體元件120中，導電體34與導電膜38—起形成保護電容Cp。如上述那樣，導電膜38也可以省略。但是，在半導體元件120中，設置導電膜38。由此，例如，能夠進一步增大保護電容Cp。
[0106]這樣，在與柵極結(jié)合區(qū)33之上不重合的位置設有開口部18a及導電體34而成的半導體元件120中，也能夠形成與柵極電極23電連接的保護電容Cp。因而，在半導體元件120中也能夠提高ESD耐性。另外，與另行設置保護二極管的情況相比，元件面積不增大，也能夠簡化制造工序。
[0107]在將半導體元件120用于半導體裝置60的情況下，在將半導體元件120設在安裝基板62的支撐部63之上后，例如，通過將布線36切斷，從而使柵極結(jié)合區(qū)33和導電體34電絕緣。由此，能夠降低成為半導體元件110的高速動作的妨礙的保護電容Cp，能夠抑制特性劣化等的危害。
[0108]這樣，在半導體元件120中，也與半導體元件10同樣，能夠在抑制元件動作的妨礙及元件面積的大型化的同時提高ESD耐性。在與柵極結(jié)合區(qū)33之上不重合的位置形成開口部18a及導電體34的順序，能夠與半導體元件10的情況實質(zhì)相同，因此這里省略說明。
[0109]另外，使保護電容Cp降低的方法不限于切斷布線36。例如，也可以通過熱及機械中的至少一方使導電體34變形而將其破壞或去除。
[0110]上述各實施方式中，作為半導體元件，對HEMT進行了說明。上述各實施方式的半導體元件不限于HEMT，例如也可以是橫型的MOSFET等。在使半導體元件為MOSFET的情況下，例如能夠?qū)⒌诙雽w層12省略。此外，在上述各實施方式中，僅對柵極結(jié)合區(qū)33設置導電體34。不限于此，例如，也可以對漏極結(jié)合區(qū)31及源極結(jié)合區(qū)32分別設置與柵極結(jié)合區(qū)33同樣的導電體34。由此，能夠進一步提高ESD耐性。
[0111]根據(jù)實施方式，提供一種能夠在抑制元件動作的妨礙及元件面積的大型化的同時提高ESD耐性的半導體元件、半導體裝置、半導體元件的制造方法以及半導體裝置的制造方法。
[0112]以上，參照具體例，對本發(fā)明的實施方式進行了說明。但是，本發(fā)明的實施方式不限于這些具體例。例如，關于半導體元件以及半導體裝置中包含的第一半導體層、第二半導體層、第一電極、第二電極、控制電極、結(jié)合區(qū)部、絕緣層、導電體、電阻體、安裝基板、支撐部、布線電極以及布線等各要素的具體構成，只要本領域技術人員能夠通過從公知范圍中適當選擇而同樣地實施本發(fā)明，并得到同樣的效果，就包含在本發(fā)明的范圍中。
[0113]此外，在技術上可能的范圍內(nèi)將各具體例的任意2個以上的要素組合而得到的方案，只要包含本發(fā)明的主旨，就包含在本發(fā)明的范圍內(nèi)。
[0114]此外，基于作為本發(fā)明的實施方式而上述的半導體元件、半導體裝置、半導體元件的制造方法以及半導體裝置的制造方法，本領域技術人員適當進行設計變更而實施得到的全部的半導體元件、半導體裝置、半導體元件的制造方法以及半導體裝置的制造方法，只要包含本發(fā)明的主旨，就屬于本發(fā)明的范圍。
[0115]在不脫離本發(fā)明的主旨的范圍內(nèi)，本領域技術人員能夠得到其他各種變形及變更，這些變形及變更也包含在本發(fā)明的主旨內(nèi)。
[0116]說明了本發(fā)明的幾個實施方式，但這些實施方式是作為例子而提示的，并不意欲限定發(fā)明的范圍。這些新的實施方式能夠以其他各種形態(tài)實施，在不脫離發(fā)明主旨的范圍內(nèi)，能夠進行各種省略、置換、變更。這些實施方式及其變形包含在發(fā)明的范圍及主旨中，并包含在權利要求的范圍所記載的發(fā)明及其等同范圍內(nèi)。
【權利要求】
1.一種半導體元件，具備: 第一半導體層； 第二半導體層，設在上述第一半導體層之上； 第一電極以及第二電極，設在上述第二半導體層之上； 控制電極，設在上述第二半導體層之上； 結(jié)合區(qū)部，設在上述第二半導體層之上并與上述控制電極電連接； 絕緣層，設在上述第二半導體層之上，具有開口部；以及 導電體，以將上述開口部的至少一部分覆蓋的方式設在上述絕緣層之上。
2.如權利要求1記載的半導體元件， 上述第一半導體層與上述第二半導體層進行異質(zhì)結(jié)接合。
3.如權利要求2記載的半導體元件， 上述第一半導體層包含AlxlGa1 _xlN，其中O蘭xl < 1， 上述第二半導體層包含Alx2Ga1-x2N，其中Xl < x2 < I。
4.如權利要求1記載的半導體元件， 上述開口部設在上述結(jié)合區(qū)部之上， 上述導電體與上述結(jié)合區(qū)部相對置地設置。
5.如權利要求4記載的半導體元件， 上述導電體與上述結(jié)合區(qū)部電容f禹合。
6.如權利要求4記載的半導體元件， 上述開口部使上述結(jié)合區(qū)部的至少一部分露出。
7.如權利要求1記載的半導體元件， 還具備電阻體， 上述開口部設在上述結(jié)合區(qū)部之上， 上述導電體與上述結(jié)合區(qū)部相對置， 上述電阻體設在上述導電體與上述結(jié)合區(qū)部之間，與上述導電體及上述結(jié)合區(qū)部分別電連接。
8.如權利要求1記載的半導體元件， 還具備將上述結(jié)合區(qū)部與上述導電體電連接的布線， 上述開口部及上述導電體設在與上述結(jié)合區(qū)部之上不重合的位置。
9.如權利要求8記載的半導體元件， 還具備設在上述開口部內(nèi)并與上述導電體相對置的導電膜。
10.如權利要求9記載的半導體元件， 上述導電體與上述導電膜電容耦合。
11.如權利要求8記載的半導體元件， 上述開口部在上述布線之下延伸。
12.如權利要求1記載的半導體元件， 還具備設在上述第二半導體層之上的絕緣膜， 上述控制電極設在上述絕緣膜之上。
13.一種半導體裝置，具備: 基板，設有支撐部和布線電極； 半導體元件，設在上述支撐部之上；以及 布線， 上述半導體元件包含: 第一半導體層； 第二半導體層，設在上述第一半導體層之上； 第一電極及第二電極，設在上述第二半導體層之上； 控制電極，設在上述第二半導體層之上； 結(jié)合區(qū)部，設在上述第二半導體層之上，與上述控制電極電連接；以及 絕緣層，設在上述第二半導體層之上，在上述結(jié)合區(qū)部上具有開口部， 上述布線將上述布線電極和上述結(jié)合區(qū)部電連接。
14.如權利要求13記載的半導體裝置， 上述半導體元件還包含設在上述結(jié)合區(qū)部的至少一部分之上的導電體。
15.如權利要求14記載的半導體裝置， 上述導電體與上述結(jié)合區(qū)部相接。
16.一種半導體裝置，具備: 基板，設有支撐部和布線電極； 半導體元件，設在上述支撐部之上；以及 布線， 上述半導體元件包含: 第一半導體層； 第二半導體層，設在上述第一半導體層之上； 第一電極及第二電極，設在上述第二半導體層之上； 控制電極，設在上述第二半導體層之上； 結(jié)合區(qū)部，設在上述第二半導體層之上，與上述控制電極電連接； 絕緣層，設在上述第二半導體層之上，具有開口部；以及 以將上述開口部的至少一部分覆蓋的方式設在上述絕緣層上的導電體和設在上述開口部內(nèi)的上述第二半導體層之上的導電膜中的至少一方， 上述布線將上述布線電極和上述結(jié)合區(qū)部電連接。
17.一種半導體元件的制造方法，包括: 在基板之上形成第一半導體層的工序； 在上述第一半導體層之上形成第二半導體層的工序； 在上述第二半導體層之上形成第一電極以及第二電極的工序； 在上述第一半導體層之上形成控制電極的工序； 形成設在上述第二半導體層之上并與上述控制電極電連接的結(jié)合區(qū)部的工序； 在上述第一半導體層之上形成具有開口部的絕緣層的工序；以及 以將上述開口部的至少一部分覆蓋的方式在上述絕緣層上形成導電體的工序。
18.一種半導體裝置的制造方法，包括: 在安裝基板之上設置半導體元件的工序，上述安裝基板包含支撐部和布線電極，上述半導體元件包含:第一半導體層；設在上述第一半導體層之上的第二半導體層；設在上述第二半導體層之上的第一電極以及第二電極；設在上述第二半導體層之上的控制電極；設在上述第二半導體層之上且與上述控制電極電連接的結(jié)合區(qū)部；設在上述第二半導體層之上且具有開口部的絕緣層；以及以將上述開口部的至少一部分覆蓋的方式設在上述絕緣層上的導電體； 在上述支撐部之上設置上述半導體元件的工序； 使上述結(jié)合區(qū)部與上述導電體之間的電連接短路或絕緣的工序；以及 通過布線將上述布線電極和上述結(jié)合區(qū)部電連接的工序。
19.如權利要求18記載的半導體裝置的制造方法， 上述開口部設在上述結(jié)合區(qū)部之上， 使上述結(jié)合區(qū)部與上述導電體之間的電連接短路或絕緣的上述工序包含以下工序:通過熱及機械中的至少一方使上述導電體變形，使上述導電體與上述結(jié)合區(qū)部接觸，從而使上述結(jié)合區(qū)部與上述導電體短路的工序。
20.如權利要求18記載的半導體裝置的制造方法， 上述半導體元件還包含將上述結(jié)合區(qū)部和上述導電體電連接的布線， 上述開口部及上述導電體設在與上述結(jié)合區(qū)部之上不重合的位置， 使上述結(jié)合區(qū)部與上述導電體之間的電連接短路或絕緣的上述工序包含以下工序: 通過切斷將上述結(jié)合區(qū)部和上述導電體電連接的上述布線，使上述結(jié)合區(qū)部與上述導電體電絕緣的工序。
【文檔編號】H01L21/335GK104518020SQ201410420992
【公開日】2015年4月15日 申請日期:2014年8月25日 優(yōu)先權日:2013年10月2日
【發(fā)明者】罇貴子 申請人:株式會社東芝