具有弛豫減少襯墊的半導體器件及其相關方法
【專利摘要】一種用于形成半導體器件的方法包括在應變的絕緣體上半導體晶片的應變半導體層上形成掩模層。形成約束了應變半導體層的隔離溝槽。隔離溝槽延伸穿過掩模層并且進入SOI晶片中而越過其氧化物層。電介質本體形成在隔離溝槽中。弛豫減少襯墊形成在電介質本體上以及在應變半導體層的相鄰側壁上。移除了在應變半導體層上的掩模層。
【專利說明】具有弛豫減少襯墊的半導體器件及其相關方法

【技術領域】
[0001]本發(fā)明涉及電子器件領域，并且更具體地涉及半導體器件及其相關方法。

【背景技術】
[0002]一些半導體器件利用了絕緣體上半導體(SOI)技術，其中諸如硅之類的半導體薄層通過相對厚的電絕緣層與半導體襯底或晶片分離。該厚的電絕緣層也稱作掩埋氧化物(BOX)層。半導體層通常具有幾納米的厚度，而半導體襯底通常具有幾十納米的厚度。
[0003]SOI技術與用于互補金屬氧化物半導體(CMOS)器件的傳統(tǒng)厚體技術相比提供某些優(yōu)點。CMOS器件包括均形成在疊置在掩埋氧化物(BOX)層上薄硅層中的nMOSFET晶體管和pMOSFET晶體管。SOI技術允許CMOS器件工作在較低功耗下而同時提供了相同的性能水平。
[0004]有助于允許CMOS持續(xù)等比例縮減的一個特定類型SOI技術是全耗盡SOI (FDSOI)。與部分耗盡SOI (PDSOI)器件相反，在FDSOI器件其中相對薄的半導體溝道層位于掩埋氧化物(BOX)層之上，使得器件的耗盡區(qū)域覆蓋了整個層。與例如rosoi器件相比，F(xiàn)DSOI器件可以提供諸如更高開關速度以及閾值電壓漂移減小的優(yōu)點。
[0005]為了改進CMOS器件性能，可以將應力引入場效應晶體管(FET)的溝道中。當在縱向方向(也即在電流流動方向)上施加時，已知張應力增強了電子遷移率(也即η-溝道MOSFET驅動電流)，而已知壓應力增強了空穴遷移率(也即P-溝道MOSFET驅動電流)。因此，張應力的絕緣體上娃(sSOI)對于nMOSFET晶體管是主要性能推動者,而壓應力的絕緣體上鍺硅(SGOI)對于pMOSFET晶體管是主要性能推動者。
[0006]為了防止在應變SOI晶片中相鄰的nMOSFET與pMOSFET之間的電流泄漏，淺溝槽隔離(STI)形成在兩個晶體管之間。通常在形成晶體管之前在半導體器件制造工藝早期形成STI。為了形成STI，掩模層形成在應變半導體層上，并且隔離溝槽形成穿過掩模層并且進入對應于相鄰nMOSFET和pMOSFET晶體管的兩個有源區(qū)域之間的SOI晶片中。電介質本體形成在隔離溝槽中。
[0007]當移除硬掩模時，在電介質本體與隔離溝槽接觸的應變半導體層的邊緣處發(fā)生了應變半導體層的機械弛豫。如圖1中半導體器件10所示，機械弛豫是彈性的，并且可以導致在應變半導體層22的側壁23與STI 16的相鄰側壁17之間形成斷層或間隙12。應變半導體層22是應變SOI晶片20的一部分，其包括掩埋氧化物(BOX)層24和半導體襯底或晶片26。應變半導體層22的機械弛豫對載流子遷移率和晶體管閾值電壓可變性產生了負面影響。


【發(fā)明內容】

[0008]一種用于形成半導體器件的方法，包括在應變的絕緣體上半導體晶片的應變半導體層上形成掩模層，以及形成約束應變半導體層的隔離溝槽。隔離溝槽可以延伸穿過掩模層，并且越過SOI晶片的氧化物層而進入SOI晶片中。該方法可以進一步包括在隔離溝槽中形成電介質本體，在電介質本體上以及在應變半導體層的相鄰側壁上形成弛豫減少襯墊，以及移除在應變半導體層上的掩模層。
[0009]當在STI形成之后移除用于形成STI的掩模層時，在電介質本體以及在應變半導體層的相鄰側壁上的弛豫減少襯墊有利地減小應變半導體層的弛豫。弛豫減少襯墊有利地維持應變半導體層的機械連續(xù)性。弛豫減少襯墊可以包括具有高楊氏模量的材料，諸如例如氧化鋁或氧化鉿。楊氏模量的數(shù)值可以大于70GPa。
[0010]應變半導體層可以包括硅以限定用于η溝道金屬氧化物半導體場效應晶體管的有源區(qū)域。備選地，應變半導體層可以包括硅和鍺以限定用于P溝道金屬氧化物半導體場效應晶體管的有源區(qū)域。
[0011]弛豫減少襯墊的上表面可以形成為與應變半導體層的上表面共面。備選地，在應變半導體層的相鄰側壁上的弛豫減少襯墊的上表面可以形成為在應變半導體層的上表面之上。
[0012]電介質本體的上表面可以形成為與氧化層的上表面共面。該方法可以進一步包括在應變半導體層之上形成柵極堆疊，以及在柵極堆疊下方形成限定了在兩者之間溝道區(qū)的突起的源極和漏極區(qū)域。

【專利附圖】

【附圖說明】
[0013]圖1是根據(jù)現(xiàn)有技術的半導體器件的剖視圖。
[0014]圖2是根據(jù)本實施例的半導體器件的剖視圖。
[0015]圖3是示出了用于形成圖2的半導體器件的方法的流程圖。
[0016]圖4至圖8是示出了圖2的方法的一系列剖視圖。
[0017]圖9是根據(jù)本實施例的FinFET器件的剖視圖。

【具體實施方式】
[0018]以下將參考其中示出了優(yōu)選實施例的附圖更完整描述本發(fā)明實施例。然而實施例可以以許多不同形式實施，并且不應構造為限定與在此所述的實施例。相反地，提供這些實施例以使得本公開將是完全和完整的，并且將項本領域技術人員完全傳達本公開的范圍。全文中相同數(shù)字涉及相同元件，并且主要符號用于標識在備選實施例中類似的元件。
[0019]初始地，參照附圖2，首先描述作為CMOS半導體器件的半導體器件30。在所示實施例中，半導體器件30包括應變SOI晶片40，其包括半導體襯底或晶片46，在半導體襯底上的掩埋氧化物(BOX)層44，以及在掩埋氧化物層上的應變半導體層42。應變半導體層42限定了第一有源區(qū)域。
[0020]應變SOI晶片40可以是全耗盡SOI (FDSOI)晶片，如本領域技術人員易于知曉的那樣。此外，應變SOI晶片40可以是超薄本體和掩埋(UTBB)晶片，如本領域技術人員也易于知曉的那樣。例如，半導體襯底46的厚度可以在約10至25nm的范圍內，并且應變半導體層42的厚度可以在約5至1nm的范圍內。
[0021]淺溝槽隔離(STI) 50約束了應變半導體層42，其中延伸進入SOI晶片40的STI越過掩埋氧化物層44。弛豫減少襯墊60在STI 50上，以及在應變半導體層42的相鄰側壁43上。
[0022]如以下進一步詳述的那樣，用于形成STI 50的掩模層具有高楊氏模量。因此，當掩模層放置在合適位置時，維持了應變半導體層42的機械連續(xù)性。當移除掩模層時，弛豫減少襯墊60有利地減小了應變半導體層42的弛豫。這可以通過維持應變半導體層42的機械連續(xù)性而完成。
[0023]弛豫減少襯墊60可以包括具有高楊氏模量的材料。楊氏模量的數(shù)值需要大于STI50中電介質本體52。在退火之后，電介質本體52 (例如氧化硅)通常具有在60至70GPa范圍內的楊氏模量。因此，高楊氏模量需要大于70GPa。具有高楊氏模量的示例性材料是氧化鋁和氧化鉿。氧化鋁具有在200至400GPa范圍內的楊氏模量，而氧化鉿具有70至150GPa范圍內的楊氏模量。用于弛豫減少襯墊60的材料的機械特性變化，這繼而引起楊氏模量的測量數(shù)值類似地變化，如本領域技術人員易于知曉的那樣。
[0024]選擇用于弛豫減少襯墊60的材料的另一因素是需要具有高的刻蝕選擇性。高刻蝕選擇性是例如相對于氧化物和氮化物。此外，弛豫減少襯墊60需要展現(xiàn)良好的電介質特性?？梢允褂贸搜趸X和氧化鉿之外的材料，只要它們具有高楊氏模量，相對于氧化物和氮化物具有高的刻蝕選擇性，并且具有良好的電介質特性。
[0025]現(xiàn)在參照圖3中的流程圖100以及參照圖4至圖9所示對應的工藝流程而描述用于形成半導體器件30的方法。從開始處(框102)，掩模層70在框104處形成在應變半導體層42上,如圖4所示。
[0026]在步驟106處形成約束了應變半導體層42的隔離溝槽48，也如圖4所示。隔離溝槽48延伸穿過掩模層70，并且越過掩埋氧化物層44進入SOI晶片40中。電介質本體52在框108處形成在隔離溝槽48中以限定STI 50，如圖5所示。電介質本體52是氧化物，其是具有低楊氏模量(也即小于70GPa)的軟材料。
[0027]通常，氧化物填充了越過掩模層70的隔離溝槽48。在該示例性實施例中，選擇性移除氧化物，使得剩余的電介質本體52的上表面與氧化物層44的上表面共面。
[0028]在框112處在電介質本體52上以及在應變半導體層42的相鄰側壁43上形成弛豫減少襯墊60，如圖6所示。在該示例性實施例中，也在掩模層70上形成弛豫減少襯墊60。如上所述，弛豫減少襯墊60可以包括具有高楊氏模量的材料，諸如例如氧化鋁或氧化鉿。此外，氧化鋁和氧化鉿均具有良好的電介質特性以及對于氧化物和氮化物的高刻蝕選擇性。在該示例性實施例中，掩模層70和掩模層上弛豫減少襯墊60的一部分在步驟114處移除，使得剩余的弛豫減少襯墊60的上表面與應變半導體層42的上表面共面，如圖2所
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[0029]在一個備選實施例中,掩模層70和掩模層上弛豫減少襯墊60的一部分在步驟114處移除，使得在應變半導體層42’的相鄰側壁43’上的弛豫減少襯墊60的上表面在應變半導體層的上表面上方，如圖7所示。弛豫減少襯墊60’因此包括了接觸應變半導體層42’的相鄰側壁43’的邊緣部分62’以及非邊緣部分64’。邊緣部分62’的上表面在應變半導體層42’的上表面上方，并且非邊緣部分64’的上表面與應變半導體層42’的上表面共面。弛豫減少襯墊60’的非邊緣部分64’的厚度可以在約5至1nm的范圍內，也即與應變半導體層42的厚度相同。弛豫減少襯墊60’的邊緣部分62’的厚度可以在約10至20nm的范圍內。
[0030]當移除掩模層70時，在電介質本體52以及在應變半導體層42的相鄰側壁43上的弛豫減少襯墊60有利地減小了應變半導體層的弛豫。弛豫減少襯墊60有利地維持了應變半導體層的機械連續(xù)性，而如果電介質本體52替代地位于應變半導體層42的相鄰側壁43上則并非是這種情形。
[0031 ] 方法進一步包括在框116處在應變半導體層42之上形成第一柵極堆疊80，其限定了第一有源區(qū)域。在圖8所示半導體器件的所示實施例中，柵極堆疊80包括柵極電介質層82、柵極電極層84以及側壁間隔體86。如本領域技術人員易于知曉的那樣，半導體器件可以是CMOS半導體器件。在該情形下，方法可以進一步包括在應變半導體層128之上形成第二柵極堆疊130，這限定了第二有源區(qū)域。柵極堆疊130包括柵極電解質層132，柵極電極層134，以及側壁間隔體136。STI 60以及在STI 50中的電介質材料52分隔了第一有源區(qū)域42和第二有源區(qū)域128。
[0032]突起的源極和漏極區(qū)域90、92在框118處形成以在第一柵極堆疊80下方第一有源區(qū)域中在兩者之間限定第一溝道94。在一個實施例中，溝道區(qū)域94是用于η溝道金屬氧化物半導體場效應晶體管(nM0SFET)98。類似地，突起的源極和漏極區(qū)域140、142形成以在第二柵極堆疊130下方第二有源區(qū)域中限定在兩者之間的第二溝道144。在一個實施例中，溝道區(qū)域144是用于P溝道金屬氧化物半導體場效應晶體管(pMOSFET) 148。方法結束于框120。
[0033]鑒于上述內容，可以實施各種不同晶體管結構，包括但不限于:例如，平面CMOS，高k金屬柵極CMOS，PD-SOI，F(xiàn)D-SOI，UTBB,垂直雙柵，埋柵，F(xiàn)inFET，三柵，多柵，2D，3D，突起的源極/漏極，應變源極/漏極，應變溝道，及其組合/混合。
[0034]FinFET器件200”的剖視圖示出在圖9中。FinFET器件200”包括應變SOI晶片，其包括半導體襯底或晶片46”，半導體襯底上的掩埋氧化物(BOX)層44”，以及掩埋氧化物層上的應變半導體層42”。應變半導體層42”限定了第一有源區(qū)域。另一應變半導體層128”在鄰近有源區(qū)域42”的掩埋氧化物層44”上，并且限定了第二有源區(qū)域，如上所述。
[0035]淺溝槽隔離(STI)包括約束了應變半導體層42”的電介質本體52”，也如前所述。STI中的電介質本體52”延伸進入SOI晶片中而越過其掩埋氧化物層44”。弛豫減少襯墊60”在電介質本體52”上，并且在應變半導體層42”的相鄰側壁43”上。
[0036]限定了第一有源區(qū)域的應變半導體層42”是用于nMOSFET，而限定了第二有源區(qū)域的第二應變半導體層128”是用于pMOSFET。鰭230”限定了用于nMOSFET的溝道，而鰭260”限定了用于pMOSFET的溝道。柵極270”疊置在鰭230”、260”上，并且包括在電介質層274”上的多晶硅層272”。
[0037]FinFET器件200”包括可以外延生長的突起的源極/漏極區(qū)域。外延生長SiGe可以用于減小源極/漏極區(qū)域的電阻和應力。源極/漏極區(qū)域的該特征方面也適用于FD-S0I。
[0038]已經受益于前述說明書和附圖展示的教導，本領域技術人員將知曉許多修改和其他實施例。因此，應該理解的是，本發(fā)明不應限于所述具體實施例，并且修改例和實施例意在包括于所附權利要求的范圍之內。
【權利要求】
1.一種用于形成半導體器件的方法，包括: 在應變的、絕緣體上半導體晶片的應變半導體層上形成掩模層； 形成約束了所述應變半導體層的隔離溝槽，其中所述隔離溝槽延伸穿過所述掩模層并且越過SOI晶片的氧化物層進入所述SOI晶片； 在所述隔離溝槽中形成電介質本體； 在所述電介質本體上以及在所述應變半導體層的相鄰側壁上形成弛豫減少襯墊；以及 移除在所述應變半導體層上的掩模層。
2.根據(jù)權利要求1所述的方法，其中所述弛豫減少襯墊包括氧化鋁。
3.根據(jù)權利要求1所述的方法，其中所述弛豫減少襯墊包括氧化鉿。
4.根據(jù)權利要求1所述的方法，其中所述弛豫減少襯墊具有大于70GPa的楊氏模量。
5.根據(jù)權利要求1所述的方法，其中所述應變半導體層包括硅。
6.根據(jù)權利要求1所述的方法，其中所述應變半導體層包括硅和鍺。
7.根據(jù)權利要求1所述的方法，其中所述弛豫減少襯墊的上表面被形成為與所述應變半導體層的上表面共面。
8.根據(jù)權利要求1所述的方法，其中所述電介質本體的上表面被形成為與所述氧化物層的上表面共面。
9.根據(jù)權利要求1所述的方法，其中在所述應變半導體層的相鄰側壁上的弛豫減少襯墊的上表面被形成為在所述應變半導體層的上表面上方。
10.根據(jù)權利要求1所述的方法，進一步包括: 在所述應變半導體層之上形成柵極堆疊；以及 形成突起的源極和漏極區(qū)域，所述突起的源極和漏極區(qū)域在所述柵極堆疊下方限定在兩者之間的溝道。
11.根據(jù)權利要求10所述的方法，其中所述溝道用于具有FinFET結構的金屬氧化物半導體場效應晶體管(MOSFET)。
12.一種用于形成半導體器件的方法，包括: 在應變的、絕緣體上硅晶片的應變硅層上形成掩模層； 形成約束了所述應變硅層的隔離溝槽，其中所述隔離溝槽延伸穿過所述掩模層，并且越過SOI晶片的氧化物層進入所述SOI晶片； 在所述隔離溝槽中形成電介質本體； 在所述電介質本體上以及在所述應變半導體層的相鄰側壁上形成包括氧化鋁和氧化鉿中的至少一種的襯墊；以及 移除在所述應變半導體層上的掩模層。
13.根據(jù)權利要求12所述的方法，其中所述應變半導體層包括硅。
14.根據(jù)權利要求12所述的方法，其中所述應變半導體層包括硅和鍺。
15.根據(jù)權利要求12所述的方法，其中所述襯墊的上表面被形成為與所述應變半導體層的上表面共面。
16.根據(jù)權利要求12所述的方法，其中所述電介質本體的上表面被形成為與所述氧化物層的上表面共面。
17.根據(jù)權利要求12所述的方法，其中在所述應變半導體層的相鄰側壁上的所述襯墊的上表面被形成為在所述應變半導體層的上表面上方。
18.根據(jù)權利要求12所述的方法，進一步包括: 在所述應變半導體層之上形成柵極堆疊；以及 形成突起的源極和漏極區(qū)域，所述突起的源極和漏極區(qū)域在所述柵極堆疊下方限定在兩者之間的溝道。
19.根據(jù)權利要求18所述的方法，其中所述溝道用于具有FinFET結構的金屬氧化物半導體場效應晶體管(MOSFET)。
20.—種半導體器件，包括: 應變的、絕緣體上半導體(SOI)襯底，其包括應變半導體層； 淺溝槽隔離(STI)，約束在所述SOI襯底中的所述應變半導體層，其中所述STI延伸越過所述SOI襯底的氧化物層進入所述SOI襯底中；以及 弛豫減少襯墊，在所述STI上以及在所述應變半導體層的相鄰側壁上。
21.根據(jù)權利要求20所述的半導體器件，其中所述弛豫減少襯墊包括氧化鋁。
22.根據(jù)權利要求20所述的半導體器件，其中所述弛豫減少襯墊包括氧化鉿。
23.根據(jù)權利要求20所述的半導體器件，其中所述弛豫減少襯墊具有大于70GPa的楊氏模量。
24.根據(jù)權利要求20所述的半導體器件，其中所述應變半導體層包括硅。
25.根據(jù)權利要求20所述的半導體器件，其中所述應變半導體層包括硅和鍺。
26.根據(jù)權利要求20所述的半導體器件，其中所述弛豫減少襯墊的上表面與所述應變半導體層的上表面共面。
27.根據(jù)權利要求20所述的半導體器件，其中所述電介質本體的上表面與所述氧化物層的上表面共面。
28.根據(jù)權利要求20所述的半導體器件，其中在所述應變半導體層的相鄰側壁上的所述弛豫減少襯墊的上表面在所述應變半導體層的上表面上方。
29.根據(jù)權利要求20所述的半導體器件，進一步包括: 柵極堆疊，在所述應變半導體層之上；以及 突起的源極和漏極區(qū)域，在所述柵極堆疊下方限定在兩者之間的溝道。
30.根據(jù)權利要求29所述的半導體器件，其中所述溝道用于具有FinFET結構的金屬氧化物半導體場效應晶體管(MOSFET)。
【文檔編號】H01L29/78GK104517816SQ201410476591
【公開日】2015年4月15日 申請日期:2014年9月17日 優(yōu)先權日:2013年10月8日
【發(fā)明者】P·莫蘭, 柳青, N·勞貝特 申請人:意法半導體公司