本發(fā)明是有關(guān)于一種半導(dǎo)體元件及其制造方法，且特別是有關(guān)于一種存儲(chǔ)元件及其制造方法。

背景技術(shù)：

隨著科技日新月異，為了達(dá)到降低成本、簡(jiǎn)化工藝步驟以及節(jié)省芯片面積的需求，將存儲(chǔ)單元陣列區(qū)與周邊電路區(qū)的元件整合在同一芯片上已然逐漸成為一種趨勢(shì)。然而，隨著存儲(chǔ)元件的深寬比愈來(lái)愈高，由于存儲(chǔ)單元陣列區(qū)與周邊電路區(qū)之間的圖案密度不同，因此，容易導(dǎo)致微負(fù)載效應(yīng)(Micro-loading Effect)的發(fā)生。所謂微負(fù)載效應(yīng)泛指在進(jìn)行刻蝕工藝時(shí)，由于圖案密度不同，而導(dǎo)致半導(dǎo)體元件的尺寸產(chǎn)生偏差。舉例來(lái)說(shuō)，在圖案密度較低的周邊電路區(qū)便容易出現(xiàn)子溝道(Sub-trench)的缺陷，而子溝道的缺陷將會(huì)造成后續(xù)工藝裕度(Window)的困難。因此，如何解決存儲(chǔ)單元陣列區(qū)與周邊電路區(qū)之間的微負(fù)載效應(yīng)，并改善周邊電路區(qū)的子溝道缺陷的問(wèn)題，將變成相當(dāng)重要的一門(mén)課題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種存儲(chǔ)元件及其制造方法，其可解決存儲(chǔ)單元陣列區(qū)與周邊電路區(qū)之間的微負(fù)載效應(yīng)，并改善周邊電路區(qū)的子溝道缺陷的問(wèn)題。

本發(fā)明提供一種存儲(chǔ)元件包括基底、第一堆疊結(jié)構(gòu)以及多個(gè)第二堆疊結(jié)構(gòu)?；拙哂械谝粎^(qū)與第二區(qū)。第一堆疊結(jié)構(gòu)位于第一區(qū)的基底上。第一堆疊結(jié)構(gòu)包括多個(gè)第一導(dǎo)體層以及多個(gè)第一介電層。第一導(dǎo)體層與第一介電層相互堆疊。多個(gè)第二堆疊結(jié)構(gòu)位于第二區(qū)的基底上。每一第二堆疊結(jié)構(gòu)包括多個(gè)第二導(dǎo)體層以及多個(gè)第二介電層。第二導(dǎo)體層與第二介電層相互堆疊。上述第一堆疊結(jié)構(gòu)的側(cè)壁與第二堆疊結(jié)構(gòu)的側(cè)壁分別為凹凸表面。

在本發(fā)明的一實(shí)施例中，上述第一堆疊結(jié)構(gòu)與第二堆疊結(jié)構(gòu)的側(cè)壁的輪廓包括至少兩個(gè)垂直切線。

在本發(fā)明的一實(shí)施例中，還包括底介電結(jié)構(gòu)，其位于基底與第一堆疊結(jié)構(gòu)之間以及基底與第二堆疊結(jié)構(gòu)之間。上述底介電結(jié)構(gòu)具有主體部、第一突出部以及多個(gè)第二突出部。第一突出部自主體部延伸，且位于主體部與第一堆疊結(jié)構(gòu)之間。而第二突出部自主體部延伸，且分別位于主體部與第二堆疊結(jié)構(gòu)之間。鄰近上述第一堆疊結(jié)構(gòu)的主體部的頂面與遠(yuǎn)離第一堆疊結(jié)構(gòu)的主體部的頂面之間的距離小于

在本發(fā)明的一實(shí)施例中，鄰近第一堆疊結(jié)構(gòu)的主體部的頂面與遠(yuǎn)離第一堆疊結(jié)構(gòu)的主體部的頂面之間的距離為至

本發(fā)明提供一種存儲(chǔ)元件包括基底、第一堆疊結(jié)構(gòu)、多個(gè)第二堆疊結(jié)構(gòu)以及底介電結(jié)構(gòu)?；拙哂械谝粎^(qū)與第二區(qū)。第一堆疊結(jié)構(gòu)位于第一區(qū)的基底上。第一堆疊結(jié)構(gòu)包括多個(gè)第一導(dǎo)體層以及多個(gè)第一介電層。第一導(dǎo)體層與第一介電層相互堆疊。多個(gè)第二堆疊結(jié)構(gòu)位于第二區(qū)的基底上。每一第二堆疊結(jié)構(gòu)包括多個(gè)第二導(dǎo)體層以及多個(gè)第二介電層。第二導(dǎo)體層與第二介電層相互堆疊。底介電結(jié)構(gòu)位于基底與第一堆疊結(jié)構(gòu)之間以及基底與第二堆疊結(jié)構(gòu)之間。上述底介電結(jié)構(gòu)具有主體部、第一突出部以及多個(gè)第二突出部。第一突出部自主體部延伸，且位于主體部與第一堆疊結(jié)構(gòu)之間。而第二突出部自主體部延伸，且分別位于主體部與第二堆疊結(jié)構(gòu)之間。上述第一堆疊結(jié)構(gòu)的頂面與鄰近第一堆疊結(jié)構(gòu)的主體部的頂面之間的距離為上述第二堆疊結(jié)構(gòu)的頂面與鄰近第二堆疊結(jié)構(gòu)的主體部的頂面之間的距離的1倍至1.1倍。

在本發(fā)明的一實(shí)施例中，還包括電荷儲(chǔ)存層以及第三導(dǎo)體層。電荷儲(chǔ)存層覆蓋第一堆疊結(jié)構(gòu)與第二堆疊結(jié)構(gòu)的表面。第三導(dǎo)體層覆蓋電荷儲(chǔ)存層的表面。

本發(fā)明提供一種存儲(chǔ)元件的制造方法，其步驟如下。提供基底?；拙哂械谝粎^(qū)與第二區(qū)。于基底上形成底介電層。底介電層橫越第一區(qū)與第二區(qū)。于底介電層上形成堆疊層。堆疊層包括多個(gè)第一導(dǎo)體層以及多個(gè)第一介電層。第一導(dǎo)體層與第一介電層相互堆疊。對(duì)堆疊層進(jìn)行刻蝕工藝，移除部分堆疊層，以于第一區(qū)的基底上形成第一堆疊結(jié)構(gòu)，且于第二區(qū)的基底上形成多個(gè)第二堆疊結(jié)構(gòu)?？涛g工藝包括多次第一刻蝕步驟與多次第二刻蝕步驟。第一刻蝕步驟與第二刻蝕步驟交替進(jìn)行。

在本發(fā)明的一實(shí)施例中，上述第一刻蝕步驟包括移除部分第一導(dǎo)體層。上述第二刻蝕步驟包括移除部分第一介電層。第一刻蝕步驟與第二刻蝕步驟所使用的反應(yīng)氣體不同。

在本發(fā)明的一實(shí)施例中，還包括于第一堆疊結(jié)構(gòu)與第二堆疊結(jié)構(gòu)上形成電荷儲(chǔ)存層。于電荷儲(chǔ)存層上形成第二導(dǎo)體層。

在本發(fā)明的一實(shí)施例中，在進(jìn)行上述刻蝕工藝時(shí)，還包括移除部分底介電層，以形成底介電結(jié)構(gòu)。底介電結(jié)構(gòu)具有主體部、第一突出部以及多個(gè)第二突出部。第一突出部自主體部延伸，且位于主體部與第一堆疊結(jié)構(gòu)之間。而第二突出部自主體部延伸，且分別位于主體部與第二堆疊結(jié)構(gòu)之間。

基于上述，本發(fā)明的存儲(chǔ)元件的制造方法可交替進(jìn)行第一刻蝕步驟與第二刻蝕步驟，以交替移除導(dǎo)體層與介電層。因此，本發(fā)明的具有多個(gè)導(dǎo)體層以及多個(gè)介電層的堆疊層可依序地被移除，借此降低存儲(chǔ)單元陣列區(qū)與周邊電路區(qū)之間的微負(fù)載效應(yīng)。如此一來(lái)，本發(fā)明便可改善周邊電路區(qū)的子溝道缺陷的問(wèn)題，以增加后續(xù)工藝的裕度。

為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附附圖作詳細(xì)說(shuō)明如下。

附圖說(shuō)明

圖1A至圖1C為本發(fā)明實(shí)施例的存儲(chǔ)元件的制造流程的剖面示意圖。

圖2A至圖2B分別為圖1B的部分堆疊結(jié)構(gòu)P的放大示意圖。

【符號(hào)說(shuō)明】

100：基底

102：底介電層

102a：主體部

102b：第一突出部

102c：第二突出部

103：底介電結(jié)構(gòu)

104：堆疊層

104a：第一堆疊結(jié)構(gòu)

104b：第二堆疊結(jié)構(gòu)

106、106a、106b、114：導(dǎo)體層

108、108a、108b：介電層

110a、110b、110c、110d：圖案化的掩模層

112：電荷儲(chǔ)存層

d、H1、H2：距離

P：部分

R1：第一區(qū)

R2：第二區(qū)

T1、T2：厚度

W1、W2：寬度

BCD1、BCD2、BCD3、BCD4：底部關(guān)鍵尺寸

MCD1、MCD2、MCD3、MCD4：中間關(guān)鍵尺寸

TCD1、TCD2、TCD3、TCD4：頂部關(guān)鍵尺寸

具體實(shí)施方式

圖1A至圖1C為本發(fā)明實(shí)施例的存儲(chǔ)元件的制造流程的剖面示意圖。

請(qǐng)參照?qǐng)D1A，首先，提供基底100?；?00具有第一區(qū)R1與第二區(qū)R2。在本實(shí)施例中，第一區(qū)R1可例如是周邊電路區(qū)，而第二區(qū)R2可例如是存儲(chǔ)單元陣列區(qū)。基底100例如為半導(dǎo)體基底、半導(dǎo)體化合物基底或是絕緣層上有半導(dǎo)體基底(Semiconductor Over Insulator，S01)。半導(dǎo)體例如是IVA族的原子，例如硅或鍺。半導(dǎo)體化合物例如是IVA族的原子所形成的半導(dǎo)體化合物，例如是碳化硅或是硅化鍺，或是IIIA族原子與VA族原子所形成的半導(dǎo)體化合物，例如是砷化鎵。

接著，于基底100上形成底介電層102。底介電層102橫越第一區(qū)R1與第二區(qū)R2。底介電層102的材料可包括氧化硅、氮化硅或其組合，其形成方法可利用化學(xué)氣相沉積法來(lái)形成。底介電層102的厚度可例如是至在一實(shí)施例中，底介電層102可例如是底氧化層(Bottom Oxide Layer，BOX)。

然后，于底介電層102上形成堆疊層104。堆疊層104包括多個(gè)導(dǎo)體層106以及多個(gè)介電層108。導(dǎo)體層106與介電層108相互堆疊。在一實(shí)施例中，導(dǎo)體層106的材料可包括是摻雜多晶硅、非摻雜多晶硅或其組合， 其形成方法可利用化學(xué)氣相沉積法來(lái)形成，導(dǎo)體層106的厚度可例如是至介電層108的材料可包括氧化硅、氮化硅或其組合，其形成方法可利用化學(xué)氣相沉積法來(lái)形成，介電層108的厚度可例如是至雖然，圖1A僅繪示5層的導(dǎo)體層106以及5層的介電層108，但本發(fā)明不以此為限，在其他實(shí)施例中，導(dǎo)體層106的數(shù)目可例如是8層、16層、32層或更多層。同樣地，介電層108配置于相鄰兩個(gè)導(dǎo)體層106之間，因此，介電層108亦可例如是8層、16層、32層或更多層。

接著，于堆疊層104上形成圖案化的掩模層110a、110b。圖案化的掩模層110a、110b可例如是先進(jìn)圖案化薄膜(Advanced Patterning Film，APF)、氮化層或其組合。先進(jìn)圖案化薄膜(APF)的材料包括含碳材料，而含碳材料可例如是非晶碳。在本實(shí)施例中，可以在堆疊層104上先形成氮化層，再形成先進(jìn)圖案化薄膜(APF)。

請(qǐng)參照?qǐng)D1A與圖1B，以圖案化的掩模層110a、110b為掩模，對(duì)堆疊層104進(jìn)行刻蝕工藝，移除部分底介電層102以及部分堆疊層104，以形成第一堆疊結(jié)構(gòu)104a、多個(gè)第二堆疊結(jié)構(gòu)104b以及底介電結(jié)構(gòu)103。由于在進(jìn)行上述刻蝕工藝時(shí)，會(huì)耗損部分圖案化的掩模層110a、110b，所以，會(huì)在第一堆疊結(jié)構(gòu)104a上形成圖案化的掩模層110c，且同時(shí)在第二堆疊結(jié)構(gòu)104b上形成圖案化的掩模層110d(如圖1B所示)。在本實(shí)施例中，圖案化的掩模層110c、110d的厚度可例如是至

第一堆疊結(jié)構(gòu)104a位于第一區(qū)R1的基底100上。第一堆疊結(jié)構(gòu)104a包括多個(gè)導(dǎo)體層106a以及多個(gè)介電層108a。導(dǎo)體層106a與介電層108a相互堆疊。第二堆疊結(jié)構(gòu)104b位于第二區(qū)R2的基底100上。每一第二堆疊結(jié)構(gòu)104b包括多個(gè)導(dǎo)體層106b以及多個(gè)介電層108b。導(dǎo)體層106b與介電層108b相互堆疊。底介電結(jié)構(gòu)103位于基底100與第一堆疊結(jié)構(gòu)104a之間以及基底100與第二堆疊結(jié)構(gòu)104b之間。詳細(xì)地說(shuō)，底介電結(jié)構(gòu)103具有主體部102a、第一突出部102b以及多個(gè)第二突出部102c。第一突出部102b自主體部102a延伸，位于主體部102a與第一堆疊結(jié)構(gòu)104a之間，而第二突出部102c自主體部102a延伸，分別位于主體部102a與第二堆疊結(jié)構(gòu)104b之間。關(guān)于本實(shí)施例的存儲(chǔ)元件的結(jié)構(gòu)，于后續(xù)段落再詳細(xì)說(shuō)明，于此便不再詳述。

值得注意的是，上述刻蝕工藝包括多次第一刻蝕步驟與多次第二刻蝕步驟。第一刻蝕步驟是用以移除部分導(dǎo)體層106；第二刻蝕步驟是用以移除部分介電層108，而第一刻蝕步驟與第二刻蝕步驟是交替進(jìn)行。具體來(lái)說(shuō)，在移除部分堆疊層104時(shí)，其是依序進(jìn)行第一刻蝕步驟、第二刻蝕步驟、第一刻蝕步驟、第二刻蝕步驟等，以依序移除部分導(dǎo)體層106、部分介電層108、部分導(dǎo)體層106、部分介電層108等。接著，再利用第二刻蝕步驟來(lái)移除部分底介電層102，以暴露第一突出部102b以及第二突出部102c的側(cè)壁。在一實(shí)施例中，上述第一刻蝕步驟與上述第二刻蝕步驟所使用的反應(yīng)氣體不同。

在本實(shí)施例中，上述刻蝕工藝是交替進(jìn)行第一刻蝕步驟與第二刻蝕步驟，以交替移除部分導(dǎo)體層106與部分介電層108。由于第一刻蝕步驟是用以移除導(dǎo)體層106，而第二刻蝕步驟則是用以移除介電層108，因此，本實(shí)施例可完全移除未被圖案化的掩模層110a、110b遮蔽的部分導(dǎo)體層106與部分介電層108。換句話說(shuō)，即便第一區(qū)R1(可例如是存儲(chǔ)單元陣列區(qū))與第二區(qū)R2(可例如是周邊電路區(qū))之間的圖案密度不同，利用上述刻蝕工藝來(lái)移除高深寬比的堆疊層，可降低存儲(chǔ)單元陣列區(qū)與周邊電路區(qū)之間的微負(fù)載效應(yīng)。如此一來(lái)，本發(fā)明便可改善周邊電路區(qū)的子溝道缺陷的問(wèn)題，以增加后續(xù)工藝的裕度。

在本實(shí)施例中，刻蝕工藝可例如是干法刻蝕。干法刻蝕可例如是反應(yīng)性離子刻蝕(RIE)。第一刻蝕步驟可例如是利用流量200sccm至400sccm的HBr與流量7.5sccm至20sccm的O₂，在壓力10至70mTorr，源極電源(Source Power，Ws)為400W至1200W，偏置電源功率(Bias Power，Wb)為100W至800W下進(jìn)行。第二刻蝕步驟可例如是利用流量100sccm至300sccm的CF₄、流量100sccm至300sccm的CHF₃、流量10sccm至300sccm的CH₂F₂、流量100sccm至500sccm的N₂以及流量5sccm至20sccm的O₂，在壓力10mTorr至50mTorr，源極電源(Source Power，Ws)為400W至1200W，偏置電源功率(Bias Power，Wb)為100W至800W，等離子體頻率(Plasma Frequency)為200Hz至1000Hz下進(jìn)行。

接著，請(qǐng)參照?qǐng)D1C，于第一堆疊結(jié)構(gòu)104a與第二堆疊結(jié)構(gòu)104b上形成電荷儲(chǔ)存層112。電荷儲(chǔ)存層112沿著第一堆疊結(jié)構(gòu)104a與第二堆疊 結(jié)構(gòu)104b的表面共形地形成。在一實(shí)施例中，電荷儲(chǔ)存層112可例如是由氧化層/氮化層/氧化層(Oxide-Nitride-Oxide，ONO)所構(gòu)成的復(fù)合層，此復(fù)合層可為三層或更多層，本發(fā)明并不限于此，其形成方法可以是化學(xué)氣相沉積法、熱氧化法等。

然后，于電荷儲(chǔ)存層112上形成導(dǎo)體層114。在一實(shí)施例中，位于第二區(qū)R2(可例如是存儲(chǔ)單元陣列區(qū))中的導(dǎo)體層114可例如是字線(Word Line，WL)；而第二堆疊結(jié)構(gòu)104b可例如是位線(Bit Line，BL)。但本發(fā)明不限于此，在其他實(shí)施例中，第二堆疊結(jié)構(gòu)104b可例如是字線，而導(dǎo)體層114可例如是位線。導(dǎo)體層114的材料可例如是摻雜多晶硅、非摻雜多晶硅或其組合，其形成方法可以利用化學(xué)氣相沉積法。導(dǎo)體層114的厚度可例如是至

圖2A至圖2B分別為圖1B的部分堆疊結(jié)構(gòu)P的放大示意圖。

請(qǐng)參考圖1B、圖2A以及圖2B，本發(fā)明提供一種存儲(chǔ)元件包括基底100、第一堆疊結(jié)構(gòu)104a、多個(gè)第二堆疊結(jié)構(gòu)104b以及底介電結(jié)構(gòu)102?；?00具有第一區(qū)R1與第二區(qū)R2。在本實(shí)施例中，第一區(qū)R1可例如是周邊電路區(qū)，而第二區(qū)R2可例如是存儲(chǔ)單元陣列區(qū)。第一堆疊結(jié)構(gòu)104a位于第一區(qū)R1的基底100上。多個(gè)第二堆疊結(jié)構(gòu)104b位于第二區(qū)R2的基底100上。底介電結(jié)構(gòu)102位于基底100與第一堆疊結(jié)構(gòu)104a之間以及基底100與第二堆疊結(jié)構(gòu)104b之間。詳細(xì)地說(shuō)，底介電結(jié)構(gòu)103具有主體部102a、第一突出部102b以及多個(gè)第二突出部102c。第一突出部102b自主體部102a延伸，位于主體部102a與第一堆疊結(jié)構(gòu)104a之間，而第二突出部102c自主體部102a延伸，分別位于主體部102a與第二堆疊結(jié)構(gòu)104b之間。在本實(shí)施例中，鄰近第一堆疊結(jié)構(gòu)104a的主體部102a的頂面與遠(yuǎn)離第一堆疊結(jié)構(gòu)104a的主體部102a的頂面之間的距離d可小于此距離d可例如是至相比于現(xiàn)有技術(shù)中的子溝道缺陷，本發(fā)明的第一區(qū)R1(可例如是周邊電路區(qū))中的鄰近第一堆疊結(jié)構(gòu)104a的主體部102a的頂面的凹陷程度較小，故可增加后續(xù)工藝的裕度。

在一實(shí)施例中，第一區(qū)R1可例如是周邊電路區(qū)，而第二區(qū)R2可例如是存儲(chǔ)單元陣列區(qū)。而位于第一區(qū)R1中的第一堆疊結(jié)構(gòu)104a的底部寬度W1大于位于第二區(qū)R2中的第二堆疊結(jié)構(gòu)104b的底部寬度W2。在本實(shí) 施例中，第一堆疊結(jié)構(gòu)104a的底部寬度W1可例如是第二堆疊結(jié)構(gòu)104b的底部寬度W2的10倍至500倍。

值得注意的是，上述刻蝕工藝是交替進(jìn)行第一刻蝕步驟與第二刻蝕步驟，以交替移除部分導(dǎo)體層106與部分介電層108。由于第一刻蝕步驟與第二刻蝕步驟的刻蝕條件(Recipe)不同，因此，在宏觀上，第一堆疊結(jié)構(gòu)104a的側(cè)壁的輪廓與第二堆疊結(jié)構(gòu)104b的側(cè)壁的輪廓皆可視為是兩個(gè)垂直切線。

另一方面，在微觀上，第一堆疊結(jié)構(gòu)104a的側(cè)壁的輪廓與第二堆疊結(jié)構(gòu)104b的側(cè)壁分別具有凹凸表面。換句話說(shuō)，第一堆疊結(jié)構(gòu)104a的側(cè)壁的輪廓與第二堆疊結(jié)構(gòu)104b的側(cè)壁的輪廓皆可例如是鋸齒狀(Zig-Zag)、啞鈴形、瓦楞紙狀或其組合。

詳細(xì)地說(shuō)，以第二堆疊結(jié)構(gòu)104b為例，如圖2A所示，第二堆疊結(jié)構(gòu)104b的介電層108b具有第一頂部關(guān)鍵尺寸TCD1、第一中間關(guān)鍵尺寸MCD1以及第一底部關(guān)鍵尺寸BCD1。由于介電層108b的形狀可例如是蛋形，因此，第一中間關(guān)鍵尺寸MCD1大于第一頂部關(guān)鍵尺寸TCD1，且第一中間關(guān)鍵尺寸MCD1大于第一底部關(guān)鍵尺寸BCD1。在一實(shí)施例中，介電層108b的側(cè)壁可以是弧形。但本發(fā)明不限于此，在其他實(shí)施例中，介電層108b的側(cè)壁亦可以是角形。另一方面，導(dǎo)體層106b具有第二頂部關(guān)鍵尺寸TCD2、第二中間關(guān)鍵尺寸MCD2以及第二底部關(guān)鍵尺寸BCD2。由于導(dǎo)體層106b的形狀可例如是矩形，因此，第二中間關(guān)鍵尺寸MCD2等于第二頂部關(guān)鍵尺寸TCD2，且第二中間關(guān)鍵尺寸MCD2等于第二底部關(guān)鍵尺寸BCD2。由圖2A可知，第一中間關(guān)鍵尺寸MCD1大于第二中間關(guān)鍵尺寸MCD2，因此，第二堆疊結(jié)構(gòu)104b的側(cè)壁的輪廓呈現(xiàn)啞鈴形。在一實(shí)施例中，第一中間關(guān)鍵尺寸MCD1可例如是10nm至100nm；而第二中間關(guān)鍵尺寸MCD2可例如是10nm至100nm。

在另一實(shí)施例中，如圖2B所示，第二堆疊結(jié)構(gòu)104b的介電層108b具有第三頂部關(guān)鍵尺寸TCD3、第三中間關(guān)鍵尺寸MCD3以及第三底部關(guān)鍵尺寸BCD3。由于介電層108b的形狀可例如是蛋形，因此，第三中間關(guān)鍵尺寸MCD3大于第三頂部關(guān)鍵尺寸TCD3，且第三中間關(guān)鍵尺寸MCD3大于第三底部關(guān)鍵尺寸BCD3。同樣地，在一實(shí)施例中，介電層108b的側(cè) 壁可以是弧形。但本發(fā)明不限于此，在其他實(shí)施例中，介電層108b的側(cè)壁也可以是角形。另一方面，導(dǎo)體層106b具有第四頂部關(guān)鍵尺寸TCD4、第四中間關(guān)鍵尺寸MCD4以及第四底部關(guān)鍵尺寸BCD4。由于導(dǎo)體層106b的形狀可例如是沙漏形，因此，第四中間關(guān)鍵尺寸MCD4小于第四頂部關(guān)鍵尺寸TCD4，且第四中間關(guān)鍵尺寸MCD4小于第四底部關(guān)鍵尺寸BCD4。由圖2B可知，第三中間關(guān)鍵尺寸MCD3大于第四中間關(guān)鍵尺寸MCD4，因此，第二堆疊結(jié)構(gòu)104b的側(cè)壁的輪廓呈現(xiàn)瓦楞紙狀。在一實(shí)施例中，第三中間關(guān)鍵尺寸MCD3可例如是10nm至100nm；而第四中間關(guān)鍵尺寸MCD4可例如是10nm至100nm。此外，在本實(shí)施例中，第一堆疊結(jié)構(gòu)104a也具有與上述第二堆疊結(jié)構(gòu)104b相似的側(cè)壁輪廓，于此便不再詳述。

請(qǐng)回頭參照?qǐng)D1B，在本實(shí)施例中，第一堆疊結(jié)構(gòu)104a的頂面與鄰近第一堆疊結(jié)構(gòu)104a的主體部102a的頂面之間的距離H1可例如是5000A至20000A；第二堆疊結(jié)構(gòu)104b的頂面與鄰近第二堆疊結(jié)構(gòu)104b的主體部102a的頂面之間的距離H2可例如是5000A至20000A。上述距離H1可例如是距離H2的1倍至1.1倍。另一方面，第一突出部102b的厚度T1可例如是2000A至5000A；第二突出部102c的厚度T2可例如是2000A至5000A。上述第一突出部102b的厚度T1可例如是第二突出部102c的厚度T2的1倍至2倍。

綜上所述，本發(fā)明的存儲(chǔ)元件的制造方法可交替進(jìn)行第一刻蝕步驟與第二刻蝕步驟，以交替移除導(dǎo)體層與介電層。所以，本發(fā)明的具有多個(gè)導(dǎo)體層以及多個(gè)介電層的堆疊層可依序地被移除，借此降低存儲(chǔ)單元陣列區(qū)與周邊電路區(qū)之間的微負(fù)載效應(yīng)。因此，在一實(shí)施例中，存儲(chǔ)元件的鄰近第一堆疊結(jié)構(gòu)的主體部的頂面與遠(yuǎn)離第一堆疊結(jié)構(gòu)的主體部的頂面之間的距離可小于另一方面，在一實(shí)施例中，存儲(chǔ)元件的第一堆疊結(jié)構(gòu)的頂面與鄰近所述第一堆疊結(jié)構(gòu)的主體部的頂面之間的距離可以是第二堆疊結(jié)構(gòu)的頂面與鄰近所述第二堆疊結(jié)構(gòu)的主體部的頂面之間的距離的1倍至1.1倍。如此一來(lái)，本發(fā)明便可改善周邊電路區(qū)的子溝道缺陷的問(wèn)題，以增加后續(xù)工藝的裕度。

雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所 屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作部分的更改與修飾，故本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所界定者為準(zhǔn)。