本發(fā)明涉及半導(dǎo)體制作技術(shù)領(lǐng)域，特別涉及一種改善SRAM性能的方法。

背景技術(shù)：

在目前的半導(dǎo)體產(chǎn)業(yè)中，集成電路產(chǎn)品主要可分為三大類型：邏輯、存儲器和模擬電路，其中存儲器件在集成電路產(chǎn)品中占了相當(dāng)大的比例。隨著半導(dǎo)體技術(shù)發(fā)展，對存儲器件進(jìn)行更為廣泛的應(yīng)用，需要將所述存儲器件與其他器件區(qū)同時形成在一個芯片上，以形成嵌入式半導(dǎo)體存儲裝置。例如將所述存儲器件內(nèi)嵌置于中央處理器，則需要使得所述存儲器件與嵌入的中央處理器平臺進(jìn)行兼容，并且保持原有的存儲器件的規(guī)格及對應(yīng)的電學(xué)性能。

一般地，需要將所述存儲器件與嵌入的標(biāo)準(zhǔn)邏輯裝置進(jìn)行兼容。對于嵌入式半導(dǎo)體器件來說，其通常分為邏輯區(qū)和存儲區(qū)，邏輯區(qū)通常包括邏輯器件，存儲區(qū)則包括存儲器件。隨著存儲技術(shù)的發(fā)展，出現(xiàn)了各種類型的半導(dǎo)體存儲器，例如靜態(tài)隨機(jī)隨機(jī)存儲器(SRAM，Static Random Access Memory)、動態(tài)隨機(jī)存儲器(DRAM，Dynamic Random Access Memory)、可擦除可編程只讀存儲器(EPROM，Erasable Programmable Read-Only Memory)、電可擦除可編程只讀存儲器(EEPROM，Electrically Erasable Programmable Read-Only)和閃存(Flash)。由于靜態(tài)隨機(jī)存儲器具有低功耗和較快工作速度等優(yōu)點，使得靜態(tài)隨機(jī)存儲器及其形成方法受到越來越多的關(guān)注。

然而，現(xiàn)有技術(shù)形成的半導(dǎo)體器件中靜態(tài)隨機(jī)存儲器的性能有待進(jìn)一步提高，使得半導(dǎo)體器件的整體性能較差。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的問題是提供一種改善SRAM性能的方法，改善存儲器的寫入冗余度，從而提高形成的半導(dǎo)體器件的整體性能。

為解決上述問題，本發(fā)明提供一種改善SRAM性能的方法，包括：提供基底，所述基底包括N型邏輯器件區(qū)、P型邏輯器件區(qū)、上拉晶體管區(qū)以及 傳送門晶體管區(qū)，其中，所述N型邏輯器件區(qū)包括若干個N型閾值電壓區(qū)，所述P型邏輯器件區(qū)包括若干個P型閾值電壓區(qū)，所述N型邏輯器件區(qū)、P型邏輯器件區(qū)、上拉晶體管區(qū)以及傳送門晶體管區(qū)的部分基底表面形成有柵介質(zhì)層；在所述P型邏輯器件區(qū)柵介質(zhì)層表面形成P型功函數(shù)層，且所述若干個P型閾值電壓區(qū)對應(yīng)的P型功函數(shù)層的等效功函數(shù)值不同，其中，等效功函數(shù)值最大的P型功函數(shù)層為第一P型功函數(shù)層；在所述上拉晶體管區(qū)的柵介質(zhì)層表面形成上拉功函數(shù)層，且所述上拉功函數(shù)層的材料和厚度與第一P型功函數(shù)層的材料和厚度相同；對所述上拉晶體管區(qū)的基底進(jìn)行第一閾值電壓調(diào)節(jié)摻雜處理；在所述N型邏輯器件區(qū)柵介質(zhì)層表面形成N型功函數(shù)層，且所述若干個N型閾值電壓區(qū)對應(yīng)的N型功函數(shù)層的等效功函數(shù)值不同，其中，等效功函數(shù)值最大的N型功函數(shù)層為第一N型功函數(shù)層；在所述傳送門晶體管區(qū)的柵介質(zhì)層表面形成傳送門功函數(shù)層，且所述傳送門功函數(shù)層的材料和厚度與第一N型功函數(shù)層的材料和厚度相同；對所述傳送門晶體管區(qū)的基底進(jìn)行第二閾值電壓調(diào)節(jié)摻雜處理；在所述N型功函數(shù)層表面、P型功函數(shù)層表面、傳送門功函數(shù)層表面以及上拉功函數(shù)層表面形成柵電極層。

可選的，在所述若干個P型閾值電壓區(qū)對應(yīng)的P型功函數(shù)層中，所述第一P型功函數(shù)層的厚度最厚；在所述若干個N型閾值電壓區(qū)對應(yīng)的N型功函數(shù)層中，所述第一N型功函數(shù)層的厚度最薄。

可選的，在同一道工藝步驟中，形成所述上拉功函數(shù)層和第一P型功函數(shù)層；在同一道工藝步驟中，形成所述傳送門功函數(shù)層和第一N型功函數(shù)層。

可選的，所述第二閾值電壓調(diào)節(jié)摻雜處理的摻雜離子為B，摻雜濃度為1E12atom/cm³至1E14atom/cm³。

可選的，所述第一閾值電壓摻雜處理的摻雜離子為As，摻雜濃度為1E12atom/cm³至1E14atom/cm³。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點：

本發(fā)明提供的改善SRAM性能的方法的技術(shù)方案中，在P型邏輯器件區(qū)柵介質(zhì)層表面形成P型功函數(shù)層，且所述若干個P型閾值電壓區(qū)對應(yīng)的P型功函數(shù)層的等效功函數(shù)值不同，其中，等效功函數(shù)值最大的P型功函數(shù)層為 第一P型功函數(shù)層；在上拉晶體管區(qū)的柵介質(zhì)層表面形成上拉功函數(shù)層，且所述上拉功函數(shù)層的材料和厚度與第一P型功函數(shù)層的材料和厚度相同。也就是說，上拉晶體管區(qū)的上拉功函數(shù)層的等效功函數(shù)值與若干P型功函數(shù)層的等效功函數(shù)值中的最大等效功函數(shù)值相同，為使上拉晶體管保持具有固定的閾值電壓數(shù)值，對所述上拉晶體管區(qū)的基底進(jìn)行第一閾值電壓調(diào)節(jié)摻雜處理的摻雜離子濃度較高，進(jìn)而使得形成的上拉晶體管的飽和電流和開態(tài)電流較小。在N型邏輯器件區(qū)柵介質(zhì)層表面形成N型功函數(shù)層，且所述若干個N型閾值電壓區(qū)對應(yīng)的N型功函數(shù)層的等效功函數(shù)值不同，其中，等效功函數(shù)值最大的N型功函數(shù)層為第一N型功函數(shù)層；在傳送門晶體管區(qū)的柵介質(zhì)層表面形成傳送門功函數(shù)層，且所述傳送門功函數(shù)層的材料和厚度與第一N型功函數(shù)層的材料和厚度相同。也就是說，傳送門晶體管區(qū)的傳送門功函數(shù)層的等效功函數(shù)值與若干N型功函數(shù)層的等效功函數(shù)值中的最大等效功函數(shù)值相同，為了使傳送門晶體管保持具有固定的閾值電壓數(shù)值，對所述傳送門晶體管區(qū)的基底進(jìn)行的第二閾值電壓調(diào)節(jié)摻雜處理的摻雜離子濃度較低，進(jìn)而使得形成的傳送門晶體管的飽和電流和開態(tài)電流較大。因此本發(fā)明形成的半導(dǎo)體器件中存儲器的伽馬比得到提高，從而使得存儲器的寫入冗余度得到改善，進(jìn)而提高形成的存儲器的電學(xué)性能，提高半導(dǎo)體器件的整體性能。

附圖說明

圖1至圖15為本發(fā)明一實施例提供的半導(dǎo)體器件形成過程的剖面結(jié)構(gòu)示意圖。

具體實施方式

由背景技術(shù)可知，現(xiàn)有技術(shù)中形成的半導(dǎo)體器件中靜態(tài)隨機(jī)存儲器的性能有待提高。

對于靜態(tài)隨機(jī)存儲器，其主要包括上拉(PU，Pull Up)晶體管、下拉(PD，Pull Down)晶體管以及傳送門(PG，Pass Gate)晶體管，而存儲器的寫入冗余度(write margin)對存儲器性能起到關(guān)鍵作用，若能夠改善存儲器的寫入冗余度性能，則存儲器的良率將得到提高，半導(dǎo)體器件的整體性能相應(yīng)得到改善。研究發(fā)現(xiàn)，存儲器的寫入冗余度與伽瑪比(gamma ratio)成正比例關(guān) 系，伽馬比為傳送門晶體管的開態(tài)電流與上拉晶體管的開態(tài)電流之間的比值。傳送門晶體管的開態(tài)電流與傳送門晶體管溝道區(qū)的摻雜離子濃度有關(guān)，傳送門晶體管溝道區(qū)的摻雜離子濃度越低，則傳送門晶體管的開態(tài)電流越大；上拉晶體管的開態(tài)電流與上拉晶體管溝道區(qū)的摻雜離子濃度有關(guān)，上拉晶體管溝道區(qū)的摻雜離子濃度越高，則上拉晶體管的開態(tài)電流越小。因此，降低傳送門晶體管溝道區(qū)的摻雜離子濃度，或者提高上拉晶體管溝道區(qū)的摻雜離子濃度，能夠使得存儲器的伽馬比增加，進(jìn)而提高存儲器的寫入冗余度，改善存儲器的良率。

進(jìn)一步研究發(fā)現(xiàn)，對于傳送門晶體管而言，傳送門晶體管為NMOS管，所述傳送門晶體管一般具有固定的閾值電壓值(Vt)，若在形成傳送門晶體管時采用了等效功函數(shù)值(equal work function)較高的功函數(shù)層，為了使傳送門晶體管保持固定的閾值電壓，則相應(yīng)傳送門晶體管溝道區(qū)的閾值電壓調(diào)節(jié)摻雜離子濃度較低，使得傳送門晶體管的開態(tài)電流增加。對于上拉晶體管而言，上拉晶體管為PMOS管，所述上拉晶體管一般也具有固定閾值電壓，若在形成上拉晶體管時采用了等效功函數(shù)值較高的功函數(shù)層，則為了使上拉晶體管保持固定的閾值電壓，所述上拉晶體管溝道區(qū)的閾值電壓調(diào)節(jié)摻雜離子濃度應(yīng)較高，使得上拉晶體管的開態(tài)電流減小。

為此，本發(fā)明提供一種改善SRAM性能的方法，本發(fā)明中上拉晶體管區(qū)的上拉功函數(shù)層的等效功函數(shù)值為：P型邏輯器件區(qū)中若干P型功函數(shù)層的等效功函數(shù)值中最大的等效功函數(shù)值，為使上拉晶體管保持具有固定的閾值電壓數(shù)值，對所述上拉晶體管區(qū)的基底進(jìn)行第一閾值電壓調(diào)節(jié)摻雜處理的摻雜離子濃度較高，進(jìn)而使得形成的上拉晶體管的飽和電流和開態(tài)電流較小；傳送門晶體管區(qū)的傳送門功函數(shù)層的等效功函數(shù)值為：N型邏輯器件區(qū)中若干N型功函數(shù)層的等效功函數(shù)值中最大的等效功函數(shù)值，為了使傳送門晶體管保持具有固定的閾值電壓數(shù)值，對所述傳送門晶體管區(qū)的基底進(jìn)行的第二閾值電壓調(diào)節(jié)摻雜處理的摻雜離子濃度較低，進(jìn)而使得形成的傳送門晶體管的飽和電流和開態(tài)電流較大。因此本發(fā)明形成的半導(dǎo)體器件中存儲器的伽馬比得到提高，從而使得存儲器的寫入冗余度得到改善，進(jìn)而提高形成的存儲器的電學(xué)性能，提高半導(dǎo)體器件的整體性能。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細(xì)的說明。

圖1至圖15為本發(fā)明一實施例提供的半導(dǎo)體器件形成過程的剖面結(jié)構(gòu)示意圖。

參考圖1，提供基底，所述基底包括N型邏輯器件區(qū)(未標(biāo)示)、P型邏輯器件區(qū)(未標(biāo)示)、上拉晶體管區(qū)I以及傳送門晶體管區(qū)II。

本實施例形成的半導(dǎo)體器件包括邏輯器件以及SRAM器件。所述N型邏輯器件區(qū)為后續(xù)形成N型邏輯器件提供工藝平臺，所述P型邏輯器件區(qū)為后續(xù)形成P型邏輯器件提供工藝平臺，所述上拉晶體管區(qū)I為后續(xù)形成上拉晶體管提供工藝平臺，所述傳送門晶體管區(qū)II為后續(xù)形成傳送門晶體管提供工藝平臺。所述上拉晶體管區(qū)I為PMOS區(qū)域，所述傳送門晶體管區(qū)域II為NMOS區(qū)域。

所述基底還包括下拉晶體管區(qū)III，所述下拉晶體管區(qū)III為后續(xù)形成下拉晶體管提供工藝平臺，所述下拉晶體管區(qū)III為NMOS區(qū)域。其中，所述上拉晶體管區(qū)I、傳送門晶體管區(qū)II以及下拉晶體管區(qū)III為存儲區(qū)，為后續(xù)形成靜態(tài)隨機(jī)存儲器提供工藝平臺。

所述P型邏輯器件區(qū)包括若干個P型閾值電壓區(qū)，其中，所述P型閾值電壓區(qū)包括P型超低閾值電壓區(qū)(ULVT，Ultra-low VT)11、P型標(biāo)準(zhǔn)閾值電壓區(qū)(Standard VT)12以及P型高閾值電壓(High VT)區(qū)13，各區(qū)域形成的P型邏輯器件的閾值電壓由低至高的排序為：P型超低閾值電壓區(qū)11、P型標(biāo)準(zhǔn)閾值電壓區(qū)12、P型高閾值電壓區(qū)13。所述P型邏輯器件區(qū)還能夠包括P型低閾值電壓區(qū)(未圖示)、P型輸入輸出器件區(qū)(IO，Input Output)(未圖示)。

所述N型邏輯器件區(qū)包括若干個N型閾值電壓區(qū)，其中，所述N型閾值電壓包括N型超低閾值電壓區(qū)21、N型標(biāo)準(zhǔn)閾值電壓區(qū)22以及N型高閾值電壓區(qū)23，各區(qū)域形成的N型邏輯器件的閾值電壓由低至高的排序為：N型超低閾值電壓區(qū)21、N型標(biāo)準(zhǔn)閾值電壓區(qū)22、N型高閾值電壓區(qū)23。所述N型邏輯器件區(qū)還能夠包括N型低閾值電壓區(qū)(未圖示)、N型輸入輸出器件區(qū) (未圖示)。

本實施例以形成的半導(dǎo)體器件為鰭式場效應(yīng)管為例，所述基底包括襯底101、位于襯底101表面的分立的鰭部102。

在另一實施例中，所述半導(dǎo)體器件為平面晶體管，所述基底為平面基底，所述平面基底為硅襯底、鍺襯底、硅鍺襯底或碳化硅襯底、絕緣體上硅襯底或絕緣體上鍺襯底、玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，柵極結(jié)構(gòu)形成于所述平面基底表面。

所述襯底101的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦，所述襯底101還能夠為絕緣體上的硅襯底或者絕緣體上的鍺襯底；所述鰭部102的材料包括硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦。本實施例中，所述襯底101為硅襯底，所述鰭部102的材料為硅。

本實施例中，形成所述襯底101、鰭部102的工藝步驟包括：提供初始襯底；在所述初始襯底表面形成圖形化的硬掩膜層103；以所述硬掩膜層103為掩膜刻蝕所述初始襯底，刻蝕后的初始襯底作為襯底101，位于襯底101表面的凸起作為鰭部102。

在一個實施例中，形成所述硬掩膜層103的工藝步驟包括：首先形成初始硬掩膜；在所述初始硬掩膜表面形成圖形化的光刻膠層；以所述圖形化的光刻膠層為掩膜刻蝕所述初始硬掩膜，在初始襯底表面形成硬掩膜層103；去除所述圖形化的光刻膠層。

在其他實施例中，所述硬掩膜層的形成工藝還能夠包括：自對準(zhǔn)雙重圖形化(SADP，Self-aligned Double Patterned)工藝、自對準(zhǔn)三重圖形化(Self-aligned Triple Patterned)工藝、或自對準(zhǔn)四重圖形化(Self-aligned Double Double Patterned)工藝。所述雙重圖形化工藝包括LELE(Litho-Etch-Litho-Etch)工藝或LLE(Litho-Litho-Etch)工藝。

本實施例中，在形成所述鰭部102之后，保留位于鰭部102頂部表面的硬掩膜層103。所述硬掩膜層103的材料為氮化硅，后續(xù)在進(jìn)行平坦化工藝時，所述硬掩膜層103頂部表面能夠作為平坦化工藝的停止位置，起到保護(hù)鰭部102頂部的作用。本實施例中，所述鰭部102的頂部尺寸小于底部尺寸。在其 他實施例中，所述鰭部的側(cè)壁還能夠與襯底表面相垂直，即鰭部的頂部尺寸等于底部尺寸。

參考圖2，形成覆蓋所述襯底101表面以及鰭部102表面的隔離膜104，所述隔離膜104頂部高于硬掩膜層103頂部。

在形成所述隔離膜104之前，還包括步驟：對所述襯底101和鰭部102進(jìn)行氧化處理，在所述襯底101表面以及鰭部102表面形成線性氧化層。

所述隔離膜104為后續(xù)形成隔離層提供工藝基礎(chǔ)；所述隔離膜104的材料為絕緣材料，例如為氧化硅、氮化硅或氮氧化硅。本實施例中，所述隔離膜104的材料為氧化硅。

為了提高形成隔離膜104工藝的填孔(gap-filling)能力，采用流動性化學(xué)氣相沉積(FCVD，F(xiàn)lowable CVD)或高縱寬比化學(xué)氣相沉積工藝(HARP CVD)，形成所述隔離膜104。

在形成所述隔離膜104之后，還包括步驟：對所述隔離膜104進(jìn)行退火處理，提高所述隔離膜104的致密度。

參考圖3，去除部分厚度的隔離膜104(參考圖2)形成隔離層114，所述隔離層114位于襯底101表面且覆蓋鰭部102部分側(cè)壁表面，所述隔離層114頂部低于鰭部102頂部。

所述隔離層114的材料為氧化硅、氮化硅或氮氧化硅。本實施例中，所述隔離層114的材料為氧化硅。

在一個實施例中，采用干法刻蝕工藝，刻蝕去除部分厚度的隔離膜104。在另一實施例中，采用濕法刻蝕工藝，刻蝕去除部分厚度的隔離膜104。

還包括步驟：刻蝕去除所述硬掩膜層103(參考圖2)。還能夠包括步驟：在所述鰭部102頂部和側(cè)壁表面、以及隔離層114表面形成屏蔽層，所述屏蔽層的材料為氧化硅或氮氧化硅，其作用在于：在后續(xù)的摻雜處理過程中，所述屏蔽層能夠減小摻雜處理對鰭部102造成的晶格損傷。

還包括步驟：對所述P型邏輯器件區(qū)以及上拉晶體管區(qū)I進(jìn)行N型阱區(qū)摻雜處理，在所述P型邏輯器件區(qū)以及上拉晶體管區(qū)I的基底內(nèi)形成N型阱 區(qū)；對所述N型邏輯器件區(qū)、傳送門晶體管區(qū)II以及下拉晶體管區(qū)III進(jìn)行P型阱區(qū)摻雜處理，在所述N型邏輯器件區(qū)、傳送門晶體管區(qū)II以及下拉晶體管區(qū)III的基底內(nèi)形成P型阱區(qū)。

參考圖4，對所述上拉晶體管區(qū)I的基底進(jìn)行第一閾值電壓調(diào)節(jié)摻雜處理。

本實施例中，所述上拉晶體管區(qū)I為PMOS區(qū)域，所述第一閾值電壓調(diào)節(jié)摻雜處理的摻雜離子為N型離子，N型離子為P、As或Sb。所述第一閾值電壓調(diào)節(jié)摻雜處理實際上是對后續(xù)形成的上拉晶體管柵極結(jié)構(gòu)下方的溝道區(qū)進(jìn)行的摻雜，本實施例中，對上拉晶體管區(qū)I的鰭部102進(jìn)行第一閾值電壓調(diào)節(jié)摻雜處理。

對所述上拉晶體管區(qū)I的基底進(jìn)行第一閾值電壓調(diào)節(jié)摻雜處理的工藝步驟包括：在所述隔離層114表面以及鰭部102表面形成第一圖形層105，所述第一圖形層105暴露出上拉晶體管區(qū)I基底表面；以所述第一圖形層105為掩膜，對所述上拉晶體管區(qū)I的鰭部102進(jìn)行N型離子注入；接著，去除所述第一圖形層105。

本實施例中，后續(xù)在上拉晶體管區(qū)I基底上形成的上拉功函數(shù)層等效功函數(shù)值較高，具體的，后續(xù)會在各P型閾值電壓區(qū)形成等效功函數(shù)值不同的P型功函數(shù)層，其中，等效功函數(shù)值最大的P型功函數(shù)層為第一P型功函數(shù)層，而本實施例中后續(xù)形成的上拉功函數(shù)層與第一P型功函數(shù)層的材料和厚度均相同。因此對于上拉晶體管而言，上拉晶體管中上拉功函數(shù)層的等效功函數(shù)值較大，為了使形成的上拉晶體管具有固定的閾值電壓，本實施例中對上拉晶體管區(qū)I基底進(jìn)行的第一閾值電壓調(diào)節(jié)摻雜處理的摻雜離子濃度應(yīng)較高。本實施例中，所述第一閾值電壓摻雜處理的摻雜離子為As，摻雜濃度為1E12atom/cm³至1E14atom/cm³。

與現(xiàn)有技術(shù)中對上拉晶體管區(qū)的基底進(jìn)行的閾值電壓調(diào)節(jié)摻雜處理的摻雜濃度相比較，本實施例中對上拉晶體管區(qū)I基底進(jìn)行的第一閾值電壓調(diào)節(jié)摻雜處理的摻雜離子濃度更高，也可以認(rèn)為，本實施例中上拉晶體管區(qū)I溝道區(qū)的摻雜離子濃度更高，因此本實施例相應(yīng)形成的上拉晶體管的飽和電流和開態(tài)電流更低，使得形成的上拉晶體管具有更低的工作電流。

在一個具體實施例中，采用離子注入工藝進(jìn)行所述第一閾值電壓調(diào)節(jié)摻雜處理，所述第一閾值電壓調(diào)節(jié)摻雜處理的工藝參數(shù)包括：注入離子為As，注入能量為5kev至15kev，注入劑量為1E12atom/cm²至1E14atom/cm²，注入角度為0度至15度，twist角度為23度，注入次數(shù)為4次。

還包括步驟：對所述P型邏輯器件區(qū)基底進(jìn)行N型閾值電壓調(diào)節(jié)摻雜處理。具體的，對所述P型超低閾值電壓區(qū)11、P型標(biāo)準(zhǔn)閾值電壓區(qū)12以及P型高閾值電壓區(qū)13的基底進(jìn)行N型閾值電壓調(diào)節(jié)摻雜處理。根據(jù)若干個P型閾值電壓區(qū)形成的器件所需的閾值電壓范圍，確定對各P型閾值電壓區(qū)進(jìn)行N型閾值電壓調(diào)節(jié)摻雜處理的摻雜濃度。本實施例中，對所述P型超低閾值電壓區(qū)11、P型標(biāo)準(zhǔn)閾值電壓區(qū)12以及P型高閾值電壓區(qū)13進(jìn)行的N型閾值電壓調(diào)節(jié)摻雜處理的摻雜濃度不相同。

參考圖5，對所述傳送門晶體管區(qū)II的基底進(jìn)行第二閾值電壓調(diào)節(jié)摻雜處理。

本實施例中，所述傳送門晶體管區(qū)II為NMOS區(qū)域，所述第二閾值電壓調(diào)節(jié)摻雜處理的摻雜離子為P型離子，P型離子為B、Ga或In。所述第二閾值調(diào)節(jié)摻雜處理實際上是對后續(xù)形成的傳送門晶體管柵極結(jié)構(gòu)下方的溝道區(qū)進(jìn)行的摻雜，本實施例中，對傳送門晶體管區(qū)II的鰭部102進(jìn)行第二閾值電壓調(diào)節(jié)摻雜處理。

對所述傳送門晶體管區(qū)II的基底進(jìn)行第二閾值電壓調(diào)節(jié)摻雜處理的工藝步驟包括：在所述隔離層114表面以及鰭部102表面形成第二圖形層106，所述第二圖形層106暴露出傳送門晶體管區(qū)II的基底表面；以所述第二圖形層106為掩膜，對所述傳送門晶體管區(qū)II的鰭部102進(jìn)行P型離子注入；接著，去除所述第二圖形層106。

本實施例中，后續(xù)在傳送門晶體管區(qū)II柵介質(zhì)層表面形成的傳送門功函數(shù)層等效功函數(shù)值較高，具體的，后續(xù)會在各N型閾值電壓區(qū)形成等效功函數(shù)值不同的N型功函數(shù)層，其中，等效功函數(shù)值最大的N型功函數(shù)層為第一N型功函數(shù)層，而本實施例中后續(xù)形成的傳送門功函數(shù)層與第一N型功函數(shù)層的材料和厚度均相同。

因此對于傳送門晶體管而言，傳送門晶體管中傳送門功函數(shù)層的的等效功函數(shù)值較大，為了使形成的傳送門晶體管具有固定的閾值電壓，本實施例中對傳送門晶體管區(qū)II基底進(jìn)行的第二閾值電壓調(diào)節(jié)摻雜處理的摻雜離子濃度應(yīng)較低。本實施例中，所述第二閾值電壓調(diào)節(jié)摻雜處理的摻雜離子為B，摻雜濃度為1E12atom/cm³至1E14atom/cm³。

與現(xiàn)有技術(shù)中對傳送門晶體管區(qū)的基底進(jìn)行的閾值電壓調(diào)節(jié)摻雜處理的摻雜濃度相比較，本實施例中對傳送門晶體管區(qū)II基底進(jìn)行的第二閾值電壓調(diào)節(jié)摻雜處理的摻雜離子濃度更低，也可以認(rèn)為，本實施例中傳送門晶體管區(qū)II溝道區(qū)的摻雜離子濃度更低，因此本實施例相應(yīng)形成的傳送門晶體管的飽和電流和開態(tài)電流更低，使得形成的傳送門晶體管具有更低的工作電流。

在一個具體實施例中，采用離子注入工藝進(jìn)行所述第二閾值電壓調(diào)節(jié)摻雜處理，所述第二閾值電壓調(diào)節(jié)摻雜處理的工藝參數(shù)包括：注入離子為B，注入能量為2kev至5kev，注入劑量為1E12atom/cm²至1E14atom/cm²，注入角度為0度至15度，注入twist角度為23度，注入次數(shù)為4次。

還包括步驟：對所述下拉晶體管區(qū)III的基底進(jìn)行第三閾值電壓調(diào)節(jié)摻雜處理，所述第三閾值電壓調(diào)節(jié)摻雜處理的摻雜離子為P型離子；對所述N型邏輯器件區(qū)基底進(jìn)行P型閾值電壓調(diào)節(jié)摻雜處理。具體的，對所述N型超低閾值電壓調(diào)節(jié)區(qū)21、N型標(biāo)準(zhǔn)閾值電壓區(qū)22以及N型高閾值電壓區(qū)23的基底進(jìn)行P型閾值電壓調(diào)節(jié)摻雜處理。根據(jù)若干個N型閾值電壓區(qū)形成的器件所需的閾值電壓范圍，確定對各N型閾值電壓區(qū)進(jìn)行P型閾值電壓調(diào)節(jié)摻雜處理的摻雜濃度。本實施例中，對所述N型超低閾值電壓區(qū)21、N型標(biāo)準(zhǔn)閾值電壓區(qū)22以及N型高閾值電壓區(qū)23進(jìn)行的P型閾值電壓調(diào)節(jié)摻雜處理的摻雜濃度不相同。

后續(xù)會在基底表面形成柵極結(jié)構(gòu)，本實施中，以采用后柵工藝(gate last)形成柵極結(jié)構(gòu)作為示例，即在形成源漏區(qū)(S/D，Source/Drain)之后形成柵極結(jié)構(gòu)。在其他實施例中，還能夠采用先柵工藝(gate first)形成柵極結(jié)構(gòu)，在形成源漏區(qū)之前形成柵極結(jié)構(gòu)。

參考圖6，在所述上拉晶體管區(qū)I、P型邏輯器件區(qū)、N型邏輯器件區(qū)、 傳送門晶體管區(qū)II以及下拉晶體管區(qū)II基底表面形成偽氧化膜；在所述偽氧化膜表面形成偽柵膜；圖形化所述偽柵膜以及偽氧化膜，形成位于N型邏輯器件區(qū)、P型邏輯器件區(qū)、上拉晶體管區(qū)I、傳送門晶體管區(qū)II以及下拉晶體管區(qū)III部分基底表面的偽氧化層201，形成位于氧化層201表面的偽柵層202。

所述偽柵層202占據(jù)后續(xù)形成的柵極結(jié)構(gòu)的空間位置。所述偽氧化層201的材料為氧化硅或氮氧化硅，所述偽柵層202的材料為多晶硅、非晶硅或無定形碳。本實施例中，所述偽氧化層201的材料為氧化硅，所述偽柵層202的材料為多晶硅。

還包括步驟：在所述偽柵層202側(cè)壁表面形成偏移側(cè)墻；對所述偽柵層202兩側(cè)的N型邏輯器件區(qū)鰭部102進(jìn)行輕摻雜處理，形成N型LDD區(qū)域，本實施例中，包括對N型邏輯器件區(qū)中各N型閾值電壓區(qū)的鰭部102進(jìn)行輕摻雜處理；對所述偽柵層202兩側(cè)的P型邏輯器件區(qū)鰭部102進(jìn)行輕摻雜處理，形成P型LDD區(qū)域，本實施例中，包括對P型邏輯器件區(qū)中各P型閾值電壓區(qū)的鰭部102進(jìn)行輕摻雜處理；對所述偽柵層202兩側(cè)的上拉晶體管區(qū)I鰭部102進(jìn)行輕摻雜處理，形成上拉LDD區(qū)域；對所述偽柵層202兩側(cè)的傳送門晶體管區(qū)II鰭部102進(jìn)行輕摻雜處理，形成傳送門LDD區(qū)域；對所述偽柵層202兩側(cè)的下拉晶體管區(qū)III鰭部102進(jìn)行輕摻雜處理，形成下拉LDD區(qū)域。

還包括步驟：在所述偏移側(cè)墻側(cè)壁表面形成主側(cè)墻；對所述偽柵層202兩側(cè)的N型邏輯器件區(qū)鰭部102進(jìn)行重?fù)诫s處理，形成N型S/D區(qū)域，本實施例中，包括對N型邏輯器件區(qū)中各N型閾值電壓區(qū)的鰭部102進(jìn)行重?fù)诫s處理；對所述偽柵層202兩側(cè)的P型邏輯器件區(qū)鰭部102進(jìn)行重?fù)诫s處理，形成P型S/D區(qū)域，本實施例中，包括對P型邏輯器件區(qū)中各P型閾值電壓區(qū)的鰭部102進(jìn)行重?fù)诫s處理；對所述偽柵層202兩側(cè)的上拉晶體管區(qū)I鰭部102進(jìn)行重?fù)诫s處理，形成上拉S/D區(qū)域；對所述偽柵層202兩側(cè)的傳送門晶體管區(qū)域II鰭部102進(jìn)行重?fù)诫s處理，形成傳送門S/D區(qū)域；對所述偽柵層202兩側(cè)的下拉晶體管區(qū)III鰭部102進(jìn)行重?fù)诫s處理，形成下拉S/D區(qū)域。

參考圖7，去除所述偽柵層202(參考圖6)以及偽氧化層201(參考圖6)。

在去除所述偽柵層202之前，還包括步驟：在所述基底表面形成層間介質(zhì)層(未圖示)，所述層間介質(zhì)層覆蓋偽柵層202的側(cè)壁表面。

采用干法刻蝕工藝、濕法刻蝕工藝或SiCoNi刻蝕系統(tǒng)，刻蝕去除所述偽柵層202和偽氧化層201。在去除所述偽柵層202的工藝過程中，所述偽氧化層201起到保護(hù)鰭部102的作用。

接著，參考圖8，在所述N型邏輯器件區(qū)、P型邏輯器件區(qū)、上拉晶體管區(qū)I、傳送門晶體管區(qū)II以及下拉晶體管區(qū)III基底表面形成界面層204。

所述界面層204作為后續(xù)形成的柵介質(zhì)層的一部分，所述界面層204的材料為氧化硅或氮氧化硅。本實施例中，采用氧化工藝形成所述界面層204，所述氧化工藝為干氧氧化、濕氧氧化或水汽氧化，形成的界面層204僅位于暴露出的鰭部102頂部表面和側(cè)壁表面。

在其他實施例中，采用沉積工藝形成所述界面層，所述沉積工藝為化學(xué)氣相沉積、物理氣相沉積或原子層沉積，形成的界面層還位于隔離層表面。

繼續(xù)參考圖8，在所述界面層204表面形成高k柵介質(zhì)層205。

本實施例中，所述高k柵介質(zhì)層205還位于隔離層114表面以及層間介質(zhì)層(未圖示)側(cè)壁表面。所述高k柵介質(zhì)層205的材料為高k柵介質(zhì)材料，其中，高k柵介質(zhì)材料指的是，相對介電常數(shù)大于氧化硅相對介電常數(shù)的柵介質(zhì)材料，所述高k柵介質(zhì)層205的材料為HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

采用化學(xué)氣相沉積、物理氣相沉積或原子層沉積工藝形成所述高k柵介質(zhì)層205。本實施例中，所述高k柵介質(zhì)層205的材料為HfO₂，所述高k柵介質(zhì)層205的厚度為5埃至15埃，采用原子層沉積工藝形成所述高k柵介質(zhì)層205。

所述界面層204以及位于界面層204表面的高k柵介質(zhì)層205的疊層結(jié)構(gòu)作為柵介質(zhì)層，因此所述N型邏輯器件區(qū)、P型邏輯器件區(qū)、上拉晶體管區(qū)I、傳送門晶體管區(qū)II以及下拉晶體管區(qū)III基底表面形成有柵介質(zhì)層。具體到本實施例中，所述柵介質(zhì)層橫跨鰭部102，且覆蓋鰭部102部分頂部表面和側(cè)壁表面。

后續(xù)還會在N型邏輯器件區(qū)柵介質(zhì)層表面形成N型功函數(shù)層，在P型邏輯器件區(qū)柵介質(zhì)層表面形成P型功函數(shù)層。本實施例將以先形成P型邏輯器件區(qū)的P型功函數(shù)層、后形成N型邏輯器件區(qū)的N型功函數(shù)層作為示例進(jìn)行詳細(xì)說明。在其他實施例中，還能夠先形成N型邏輯器件區(qū)的N型功函數(shù)層、后形成P型邏輯器件區(qū)的P型功函數(shù)層。

參考圖9，在所述P型邏輯器件區(qū)柵介質(zhì)層表面形成P型功函數(shù)層208。

本實施例中，形成的所述P型功函數(shù)層還位于上拉晶體管區(qū)I柵介質(zhì)層表面，所述P型功函數(shù)層208還位于N型邏輯器件區(qū)、傳送門晶體管區(qū)II以及下拉晶體管區(qū)III的柵介質(zhì)層表面。

在形成所述P型功函數(shù)層208之前，還包括步驟：在所述高k柵介質(zhì)層205表面形成蓋帽層(未圖示)；在所述蓋帽層表面形成刻蝕停止層(未圖示)。

所述蓋帽層起到保護(hù)高k柵介質(zhì)層205的作用，防止后續(xù)的刻蝕工藝對高k柵介質(zhì)層205造成不必要的刻蝕損失，所述蓋帽層還有利于阻擋金屬離子向高k柵介質(zhì)層205內(nèi)擴(kuò)散。所述蓋帽層的材料為TiN；采用化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝形成所述蓋帽層。

所述刻蝕停止層與形成的P型功函數(shù)層208以及后續(xù)形成的N型功函數(shù)層的材料不同，從而使得后續(xù)刻蝕P型功函數(shù)層208的刻蝕工藝對刻蝕停止層的刻蝕速率小，后續(xù)刻蝕N型功函數(shù)層的刻蝕工藝對刻蝕停止層的刻蝕速率小，從而避免對高k柵介質(zhì)層205造成刻蝕損傷。本實施例中，所述刻蝕停止層的材料為TaN，采用原子層沉積工藝形成所述刻蝕停止層。

所述P型功函數(shù)層208的材料為Ta、TiN、TaSiN或TiSiN中的一種或幾種。采用化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝形成所述P型功函數(shù)層208。

本實施例中，所述P型功函數(shù)層208的材料為TiN，所述P型功函數(shù)層208具有第三厚度，所述第三厚度為45埃至55埃，例如為50埃。

本實施例中，由于P型邏輯器件區(qū)包括P型超低閾值電壓區(qū)11、P型標(biāo)準(zhǔn)閾值電壓區(qū)12以及P型高閾值電壓區(qū)，為了滿足器件需求，P型邏輯器件區(qū)各區(qū)域形成的器件的閾值電壓之間的差值較大，僅依靠前述進(jìn)行的P型閾 值電壓調(diào)節(jié)摻雜處理難以獲得較大差值的閾值電壓。為此，本實施例后續(xù)進(jìn)一步對P型高閾值電壓區(qū)13的P型功函數(shù)層208進(jìn)行刻蝕，減薄P型高閾值電壓區(qū)13的P型功函數(shù)層208，從而使得P型高閾值電壓區(qū)13的P型功函數(shù)層的等效功函數(shù)值減小，進(jìn)而進(jìn)一步增加P型高閾值電壓區(qū)13形成的器件閾值電壓數(shù)值，從而使得P型邏輯器件區(qū)各區(qū)域形成的器件的閾值電壓之間的差值較大。

參考圖10，在所述P型功函數(shù)層208表面形成第二掩膜層209，所述第二掩膜層暴露出P型高閾值電壓區(qū)13的P型功函數(shù)層208表面；以所述第二掩膜層209為掩膜，刻蝕去除位于P型高閾值電壓區(qū)13的第二厚度的P型功函數(shù)層208。

所述第二掩膜層209還覆蓋上拉晶體管區(qū)I的P型功函數(shù)層208表面，還位于傳送門晶體管區(qū)II、N型邏輯器件區(qū)以及下拉晶體管區(qū)III的P型功函數(shù)層208表面。在其他實施例中，所述第二掩膜層還暴露出傳送門晶體管、N型邏輯器件區(qū)以及下拉晶體管區(qū)的P型功函數(shù)層表面，使得后續(xù)去除傳送門晶體管、N型邏輯器件區(qū)以及下拉晶體管區(qū)的P型功函數(shù)層的工藝時長較短。

本實施例中，所述第二掩膜層209的材料為光刻膠材料。在其他實施例中，所述第二掩膜層的材料還能夠為氮化硅或氮化硼。

采用干法刻蝕工藝、濕法刻蝕工藝或SiCoNi刻蝕系統(tǒng)，刻蝕去除P型高閾值電壓區(qū)13的第二厚度的P型功函數(shù)層208。

在刻蝕工藝完成后，所述若干個P型閾值電壓區(qū)對應(yīng)的P型功函數(shù)層208的等效功函數(shù)值不同，其中，等效功函數(shù)值最大的P型功函數(shù)層208為第一P型功函數(shù)層218，因此，P型邏輯器件區(qū)中未被刻蝕的P型功函數(shù)層208為第一P型功函數(shù)層218，具體到本實施例中，所述P型超低閾值電壓區(qū)11對應(yīng)的P型功函數(shù)層208為第一P型功函數(shù)層218。在所述若干個P型閾值電壓區(qū)對應(yīng)的P型功函數(shù)層208中，所述第一P型功函數(shù)層218的厚度最厚。

由于第二掩膜層209還覆蓋上拉晶體管區(qū)I的P型功函數(shù)層208表面，使得上拉晶體管區(qū)I的P型功函數(shù)層208也未被刻蝕，上拉晶體管區(qū)I未被刻蝕的P型功函數(shù)層208為上拉功函數(shù)層228。因此，本實施例中，在所述上拉晶 體管區(qū)I的柵介質(zhì)層表面形成上拉功函數(shù)層228，且所述上拉功函數(shù)層228與第一P型功函數(shù)層218的材料和厚度相同。且本實施例在同一道工藝步驟中形成所述上拉功函數(shù)層228以及第一P型功函數(shù)層218，無需為形成所述上拉功函數(shù)層228而采用額外的光罩。

本實施例中，所述第一P型功函數(shù)層218的厚度為45埃至55埃，例如為50埃；所述上拉晶體管區(qū)I的上拉功函數(shù)層228的厚度為45埃至55埃，例如為50埃；被刻蝕后的P型功函數(shù)層208的厚度為25埃至35埃，例如為30埃，即，在所述P型邏輯器件區(qū)中，除所述第一P型功函數(shù)層218之外的P型功函數(shù)層208的厚度為25埃至35埃。

本實施例中，由于上拉晶體管區(qū)I的上拉功函數(shù)層228的等效功函數(shù)值選取的為：P型邏輯器件區(qū)中對應(yīng)的若干個P型功函數(shù)層的最大等效功函數(shù)值，因此，為了使上拉晶體管區(qū)I形成的上拉晶體管具有固定的閾值電壓，前述對上拉晶體管區(qū)I基底進(jìn)行的第一閾值電壓調(diào)節(jié)摻雜處理的摻雜濃度高，使得形成的上拉晶體管溝道區(qū)的摻雜濃度高，因此上拉晶體管的飽和電流和開態(tài)電流小。

在其他實施例中，還能夠?qū)型邏輯器件區(qū)中除P型高閾值電壓區(qū)的其他P型閾值電壓區(qū)的P型功函數(shù)層進(jìn)行刻蝕減薄，且對其他P型閾值電壓區(qū)的P型功函數(shù)層進(jìn)行刻蝕減薄的厚度還能夠不相同，保證P型邏輯器件區(qū)中等效功函數(shù)值最大的P型功函數(shù)層為第一P型功函數(shù)層，且上拉功函數(shù)層的材料和厚度與第一P型功函數(shù)層的材料和厚度相同即可，也可以認(rèn)為，對于材料相同的P型功函數(shù)層而言，P型邏輯器件區(qū)中厚度最厚的P型功函數(shù)層為第一P型功函數(shù)層。

接著，參考圖11，去除所述第二掩膜層209(參考圖10)；刻蝕去除位于N型邏輯器件區(qū)、傳送門晶體管區(qū)II以及下拉晶體管區(qū)III的P型功函數(shù)層208。

具體的，在所述P型邏輯器件區(qū)的P型功函數(shù)層208表面以及上拉晶體管區(qū)I的上拉功函數(shù)層228表面形成第三掩膜層(未圖示)，所述第三掩膜暴露出N型邏輯器件區(qū)、傳送門晶體管區(qū)II以及下拉晶體管區(qū)III的P型功函 數(shù)層208表面；以所述第三掩膜層為掩膜，刻蝕去除位于N型邏輯器件區(qū)、傳送門晶體管區(qū)II以及下拉晶體管區(qū)III的P型功函數(shù)層208；接著，去除所述第三掩膜層。

在其他實施例中，還能夠先去除位于N型邏輯器件區(qū)、傳送門晶體管區(qū)以及下拉晶體管區(qū)的P型功函數(shù)層，后對所述P型邏輯器件區(qū)的P型功函數(shù)層進(jìn)行刻蝕。

參考圖12，在所述N型邏輯器件區(qū)柵介質(zhì)層表面形成N型功函數(shù)層211。

本實施例中，形成的所述N型功函數(shù)層211還位于傳送門晶體管區(qū)II柵介質(zhì)層表面，所述N型功函數(shù)層211還位于P型功函數(shù)層208表面、第一P型功函數(shù)層218表面、上拉功函數(shù)層228表面以及下拉晶體管區(qū)III的柵介質(zhì)層表面。

所述N型功函數(shù)層211的材料為TiAl、TiAlC、TaAlN、TiAlN、MoN、TaCN或AlN中的一種或幾種。采用化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝形成所述N型功函數(shù)層211。

本實施例中，所述N型功函數(shù)層211的材料為TiAlC，所述N型功函數(shù)層211具有第四厚度，所述第四厚度為45埃至55埃，例如為50埃。

由于N型邏輯器件區(qū)包括N型超低閾值電壓區(qū)21、N型標(biāo)準(zhǔn)閾值電壓區(qū)22以及N型高閾值電壓區(qū)23，為了滿足器件需求，N型邏輯器件區(qū)各區(qū)域形成的器件的閾值電壓之間差值較大，僅依靠前述進(jìn)行的N型閾值電壓調(diào)節(jié)摻雜處理難以獲得較大差值的閾值電壓。

為此，本實施例后續(xù)進(jìn)一步對N型高閾值電壓區(qū)域23的N型功函數(shù)層211進(jìn)行刻蝕，減薄N型高閾值電壓區(qū)23的N型功函數(shù)層211，進(jìn)而進(jìn)一步增加N型高閾值電壓區(qū)23形成的器件閾值電壓數(shù)值，從而使得N型邏輯器件區(qū)各區(qū)域形成的器件的閾值電壓之間的差值較大。

參考圖13，在所述N型功函數(shù)層211表面形成第一掩膜層212，所述第一掩膜層212暴露出N型高閾值電壓區(qū)23的N型功函數(shù)層211表面；以所述第一掩膜層212為掩膜，刻蝕去除位于N型高閾值電壓區(qū)23的第二厚度的N型功函數(shù)層211。

所述第一掩膜層212還暴露出傳送門晶體管區(qū)II的N型功函數(shù)層211表面，且還覆蓋上拉晶體管區(qū)I、下拉晶體管區(qū)III以及P型邏輯器件區(qū)的N型功函數(shù)層211表面。在其他實施例中，所述第一掩膜層還能夠暴露出上拉晶體管區(qū)、下拉晶體管區(qū)或P型邏輯器件區(qū)的N型功函數(shù)層表面。

本實施例中，所述第一掩膜層212的材料為光刻膠材料。在其他實施例中，所述第一掩膜層的材料還能夠為氮化硅或氮化硼。

采用干法刻蝕工藝、濕法刻蝕工藝或SiCoNi刻蝕系統(tǒng)，刻蝕去除N型高閾值電壓區(qū)23的第一厚度的N型功函數(shù)層211。

在刻蝕完成后，所述若干個N型閾值電壓區(qū)對應(yīng)的N型功函數(shù)層211的等效功函數(shù)值不同，其中，等效功函數(shù)值最大的N型功函數(shù)層211為第一N型功函數(shù)層221，因此，N型邏輯器件區(qū)中刻蝕后的N型功函數(shù)層211為第一N型功函數(shù)層221。具體到本實施例中，所述N型高閾值電壓區(qū)23對應(yīng)的N型功函數(shù)層211為第一N型功函數(shù)層221。在所述若干個N型閾值電壓區(qū)對應(yīng)的N型功函數(shù)層211中，所述第一N型功函數(shù)層221的厚度最薄。

由于第一掩膜層212還暴露出傳送門晶體管區(qū)II的N型功函數(shù)層211表面，在刻蝕去除位于N型高閾值電壓區(qū)23的第一厚度的N型功函數(shù)層211的同時，還刻蝕去除位于傳送門晶體管區(qū)II柵介質(zhì)層表面的第一厚度的N型功函數(shù)層211，傳送門晶體管區(qū)II中刻蝕后的N型功函數(shù)層211為傳送門功函數(shù)層231。

因此，本實施例中，在所述傳送門晶體管區(qū)II柵介質(zhì)層表面形成傳送門功函數(shù)層231，且所述傳送門功函數(shù)層231與第一N型功函數(shù)層221的材料和厚度相同。且本實施例中在同一道工藝步驟中，形成所述傳送門功函數(shù)層231以及第一N型功函數(shù)層221，無需為形成所述傳送門功函數(shù)層231而采用額外的光罩。

在所述N型邏輯器件區(qū)中，除所述第一N型功函數(shù)層221之外的N型功函數(shù)層211的厚度為45埃至55埃，例如為50埃；所述第一N型功函數(shù)層221的厚度為25埃至35埃，例如為30埃；所述傳送門功函數(shù)層231的厚度為25埃至35埃，例如為30埃。

本實施例中，由于傳送門晶體管區(qū)II的傳送門功函數(shù)層231的等效功函數(shù)值選取的為：N型邏輯器件區(qū)中對應(yīng)的若干個N型功函數(shù)層的最大等效功函數(shù)值，因此，為了使傳送門晶體管區(qū)II形成的傳送門晶體管具有固定的閾值電壓，前述對傳送門晶體管區(qū)II基底進(jìn)行的第二閾值電壓調(diào)節(jié)摻雜處理的摻雜濃度低，使得形成的傳送門晶體管溝道區(qū)的摻雜濃度低，因襲傳送門晶體管的飽和電流和開態(tài)電流大。

在其他實施例中，還能夠?qū)型邏輯器件區(qū)中其他N型閾值電壓區(qū)的N型功函數(shù)層進(jìn)行刻蝕減薄，且對其他N型閾值電壓區(qū)的N型功函數(shù)層進(jìn)行刻蝕減薄的厚度還能夠不相同，保證N型邏輯器件區(qū)等效功函數(shù)值最大的N型功函數(shù)層為第一N型功函數(shù)層，且傳送門功函數(shù)層的材料和厚度與第一N型功函數(shù)層的材料和厚度相同即可，也可以認(rèn)為，對于材料相同的N型功函數(shù)層而言，N型邏輯器件區(qū)中厚度最薄的N型功函數(shù)層為第一N型功函數(shù)層。

接著，參考圖14，去除所述第一掩膜層212(參考圖13)；去除位于上拉晶體管區(qū)I以及P型邏輯器件區(qū)的N型功函數(shù)層211。

具體的，在所述傳送門晶體管區(qū)II的傳送門功函數(shù)層231表面形成第四掩膜層(未圖示)，所述第四掩膜層還覆蓋下拉晶體管區(qū)III的N型功函數(shù)層211以及N型邏輯器件區(qū)的N型功函數(shù)層211；以所述第四掩膜層為掩膜，刻蝕去除位于上拉晶體管區(qū)I以及P型邏輯器件區(qū)的N型功函數(shù)層211；接著，去除所述第四掩膜層。

在其他實施例中，還能先去除上拉晶體管區(qū)和P型邏輯器件區(qū)的N型功函數(shù)層，然后對N型高閾值電壓區(qū)的N型功函數(shù)層進(jìn)行刻蝕減薄。

在另一實施例中，由于N型功函數(shù)層對上拉晶體管以及P型邏輯器件的閾值電壓影響較小，因此還能夠保留上拉晶體管區(qū)以及P型邏輯器件區(qū)的N型功函數(shù)層。

參考圖15，在所述N型功函數(shù)層211表面、P型功函數(shù)層208表面、傳送門功函數(shù)層231表面以及上拉功函數(shù)層228表面形成柵電極層301。

本實施例中，所述P型功函數(shù)層208包括位于P型超低閾值電壓區(qū)11的第一P型功函數(shù)層218，所述N型功函數(shù)層211包括位于N型高閾值電壓區(qū) 23的第一N型功函數(shù)層221。所述柵電極層301還位于下拉晶體管區(qū)III的N型功函數(shù)層211表面。

位于N型功函數(shù)層211表面、P型功函數(shù)層208表面、傳送門功函數(shù)層231表面以及上拉功函數(shù)層228表面的柵電極層301相互連接。在其他實施例中，位于N型功函數(shù)層表面、P型功函數(shù)層表面、傳送門功函數(shù)層表面以及上拉功函數(shù)層表面的柵電極層還能夠相互獨(dú)立。

所述柵電極層301的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W中的一種或多種。

在一具體實施例中，形成所述第一柵電極層301的工藝步驟包括：在所述N型功函數(shù)層211表面、P型功函數(shù)層208表面、傳送門功函數(shù)層231表面以及上拉功函數(shù)層228表面形成柵電極膜，所述柵電極膜頂部高于層間介質(zhì)層頂部；研磨去除高于層間介質(zhì)層頂部的柵電極膜，形成所述柵電極層301。

由前述分析可知，本實施例形成的上拉晶體管的飽和電流和開態(tài)電流較低，而形成的傳送門晶體管的飽和電流和開態(tài)電流較高，由于存儲器的伽馬比與傳送門晶體管開態(tài)電流與上拉晶體管開態(tài)電流之間的比值成正比例關(guān)系，因此本實施例形成的存儲器的伽馬比較大，進(jìn)而使得存儲器的寫入冗余度得到改善，相應(yīng)的存儲器的性能得到提高，例如存儲器的良率得到改善，進(jìn)而提高了形成的半導(dǎo)體器件的性能。

并且，本實施例在形成邏輯器件的同時形成了存儲器中的上拉晶體管、下拉晶體管以及傳送門晶體管，使得形成的存儲器在具有較大寫入冗余度的同時，形成存儲器的工藝與形成邏輯器件的工藝相兼容，節(jié)省了工藝步驟，無需為了提高存儲器的寫入冗余度而引入額外的光罩，節(jié)省了半導(dǎo)體生產(chǎn)成本。

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