本發(fā)明涉及一種單閘極多次寫入非揮發(fā)性內(nèi)存(non-volatilememory)，該非揮發(fā)性內(nèi)存為單浮接閘極，利用輕摻雜汲極(lightdopingdrain，ldd)域當(dāng)作電容，寫入時(shí)以最少的控制電壓種類及最少的元件，達(dá)到縮小整體面積的目的。

背景技術(shù)：

互補(bǔ)式金屬氧化半導(dǎo)體(complementarymetaloxidesemiconductor，cmos)制程技術(shù)已成為特殊應(yīng)用集成電路(applicationspecificintegratedcircuit，asic)的常用制造方法。在計(jì)算機(jī)信息產(chǎn)品發(fā)達(dá)的今天，電子式可清除程序化只讀存儲(chǔ)器(electricallyerasableprogrammablereadonlymemory，eeprom)由于具備有電性編寫和抹除數(shù)據(jù)的非揮發(fā)性內(nèi)存功能，且在電源關(guān)掉后數(shù)據(jù)不會(huì)消失，所以被廣泛使用于電子產(chǎn)品上。

非揮發(fā)性內(nèi)存為可程序化的，其用以儲(chǔ)存電荷以改變內(nèi)存的晶體管的閘極電壓，或不儲(chǔ)存電荷以留下原內(nèi)存的晶體管的閘極電壓。抹除操作則是將儲(chǔ)存在非揮發(fā)性內(nèi)存中的所有電荷移除，使得所有非揮發(fā)性內(nèi)存回到原內(nèi)存的晶體管的閘極電壓。在現(xiàn)有的單閘極非揮發(fā)性內(nèi)存的結(jié)構(gòu)中，控制電壓種類多、存儲(chǔ)元件多，因此非揮發(fā)內(nèi)存面積較大，造成成本的增加。

有鑒于此，本發(fā)明遂針對(duì)上述現(xiàn)有技術(shù)的不足，提出一種單閘極多次寫入非揮發(fā)性內(nèi)存及其操作方法，以大幅縮減單閘極非揮發(fā)性內(nèi)存面積，以及提升單閘極非揮發(fā)性內(nèi)存的產(chǎn)品價(jià)值。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的主要目的在于提供一種單閘極多次寫入非揮發(fā)性內(nèi)存，該非揮發(fā)性內(nèi)存為單浮接閘極，寫入時(shí)以最少的控制電壓種類及最少的元件，達(dá)到縮小整體面積的效果。現(xiàn)有的可寫入單閘極的非揮發(fā)性內(nèi)存由于控制復(fù)雜導(dǎo)致成本提高，本發(fā)明由于操作簡單、元件最少，從而能夠大幅減少控制線路以及大幅降低非揮發(fā)性內(nèi)存的成本。

因此，為了達(dá)到上述目的，本發(fā)明公開了一種單閘極多次寫入非揮發(fā)性內(nèi)存，應(yīng)用于單閘極多次寫入非揮發(fā)性內(nèi)存，此單閘極多次寫入非揮發(fā)性內(nèi)存包括半導(dǎo)體基底、晶體管和一個(gè)晶體管做成的電容結(jié)構(gòu)；其中，晶體管與電容結(jié)構(gòu)設(shè)置于半導(dǎo)體基底，晶體管是由第一導(dǎo)電閘極堆棧在第一介電層表面，第一介電層位于半導(dǎo)體基底上，兩個(gè)高度導(dǎo)電的離子摻雜區(qū)位于第一導(dǎo)電閘極與第一介電層兩側(cè)的半導(dǎo)體基底內(nèi)形成源極及汲極；電容結(jié)構(gòu)如同晶體管結(jié)構(gòu)，是由第二導(dǎo)電閘極堆棧在第二介電層表面，第二介電層位于半導(dǎo)體基底上，輕摻雜區(qū)設(shè)于該半導(dǎo)體基底內(nèi)并位于第二介電層一側(cè)而形成輕摻雜汲極，且輕摻雜區(qū)與離子摻雜區(qū)具有同型的離子，電容結(jié)構(gòu)的第二導(dǎo)電閘極及晶體管的第一導(dǎo)電閘極隔離并被電連接，并形成非揮發(fā)性內(nèi)存的單浮接閘極。

本發(fā)明中，若半導(dǎo)體基底為p型，離子摻雜區(qū)與輕摻雜區(qū)為n型；或者，若半導(dǎo)體基底為n型，離子摻雜區(qū)與輕摻雜區(qū)為p型。

另外，本發(fā)明公開的單閘極多次寫入非揮發(fā)性內(nèi)存的操作方法，可對(duì)于上述由p型半導(dǎo)體基底、晶體管與電容結(jié)構(gòu)所構(gòu)成的非揮發(fā)性內(nèi)存，于p型半導(dǎo)體基底、源極、汲極與輕摻雜汲極上分別施加基底電壓vsub、源極電壓vs、汲極電壓vd及控制閘極電壓vc，進(jìn)行寫入或抹除過程。其中，于寫入時(shí)，滿足vsub為接地(＝0)，vd＝vs＝hv，及vc>2伏特的條件。于抹除時(shí)，滿足vsub為接地(＝0)，vd＝vs＝hv，及vc＝0；或，滿足vsub為接地(＝0)，vd＝vs＝0，及vc＝hv的條件。

另外，本發(fā)明公開的單閘極多次寫入非揮發(fā)性內(nèi)存的操作方法，可對(duì)于上述由n型半導(dǎo)體基底、晶體管與電容結(jié)構(gòu)所構(gòu)成的非揮發(fā)性內(nèi)存，于n型半導(dǎo)體基底、源極、汲極與輕摻雜汲極上分別施加基底電壓vsub、源極電壓vs、汲極電壓vd及控制閘極電壓vc，進(jìn)行寫入或抹除過程。其中，于寫入時(shí)，滿足vsub＝hv，vd＝vs＝0，及vc<6伏特的條件。于抹除時(shí)，滿足vsub＝hv，vd＝vs＝hv，及vc＝0；或，滿足vsub為hv，vd＝vs＝0，及vc＝hv的條件。

下面通過具體實(shí)施例配合所附的圖式詳加說明，當(dāng)更容易了解本發(fā)明的目的、技術(shù)內(nèi)容、特點(diǎn)及其所達(dá)成的功效。

附圖說明

圖1為本發(fā)明第一實(shí)施例的單閘極多次寫入非揮發(fā)性內(nèi)存結(jié)構(gòu)的剖視圖；

圖2為本發(fā)明第一實(shí)施例設(shè)有四個(gè)端點(diǎn)的結(jié)構(gòu)示意圖；

圖3為本發(fā)明第二實(shí)施例的單閘極多次寫入非揮發(fā)性內(nèi)存結(jié)構(gòu)的剖視圖；

圖4為本發(fā)明第二實(shí)施例設(shè)有四個(gè)端點(diǎn)的結(jié)構(gòu)示意圖。

附圖標(biāo)記說明：100-單閘極多次寫入非揮發(fā)性內(nèi)存；110-nmos晶體管；111-第一介電層；112-第一導(dǎo)電閘極；113-源極；114-汲極；115-通道；120-n型電容結(jié)構(gòu)；121-輕摻雜汲極；122-第二介電層；123-第二導(dǎo)電閘極；125-通道；130-p型半導(dǎo)體基底；138-隔離材料；140-單浮接閘極；200-單閘極多次寫入非揮發(fā)性內(nèi)存；210-pmos晶體管；211-第一介電層；212-第一導(dǎo)電閘極；213-源極；214-汲極；215-通道；220-p型電容結(jié)構(gòu)；221-輕摻雜汲極；222-第二介電層；223-第二導(dǎo)電閘極；225-通道；230-n型半導(dǎo)體基底；238-隔離材料；240-單浮接閘極。

具體實(shí)施方式

如圖1所示為本發(fā)明第一實(shí)施例的單閘極多次寫入非揮發(fā)性內(nèi)存結(jié)構(gòu)的剖視圖。

單閘極多次寫入非揮發(fā)性內(nèi)存100包括nmos晶體管(nmosfet)110及n型電容結(jié)構(gòu)120于p型半導(dǎo)體基底130中；nmos晶體管110包含第一介電層111位于p型半導(dǎo)體基底130表面上，第一導(dǎo)電閘極112迭設(shè)于第一介電層111上方，以及兩個(gè)離子摻雜區(qū)位于p型半導(dǎo)體基底130內(nèi)，分別作為其源極113及汲極114，在源極113和汲極114間形成通道115；n型電容結(jié)構(gòu)120包含輕摻雜區(qū)所形成的輕摻雜汲極121于p型半導(dǎo)體基底130內(nèi)，第二介電層122位于輕摻雜汲極121側(cè)面上，第二介電層122下方形成有通道125，以及第二導(dǎo)電閘極123迭設(shè)于第二介電層122上方，形成頂板-介電層-底板的電容結(jié)構(gòu)。nmos晶體管110的第一導(dǎo)電閘極112和n型電容結(jié)構(gòu)120的側(cè)頂部第二導(dǎo)電閘極123被電連接且以隔離材料138隔離，形成單浮接閘極(floatinggate)140。其中，離子摻雜區(qū)與輕摻雜區(qū)為n型離子摻雜區(qū)。

此單閘極多次寫入非揮發(fā)性內(nèi)存100設(shè)有四個(gè)端點(diǎn)，如圖2所示，該四個(gè)端點(diǎn)分別為源極、汲極、控制閘極以及基底連接結(jié)構(gòu)，并于p型半導(dǎo)體基底130、源極113、汲極114、輕摻雜汲極121上分別施加基底電壓vsub、源極電壓vs、汲極電壓vd及控制閘極電壓vc。此單閘極多次寫入非揮發(fā)性內(nèi)存100的操作電壓過程的條件如下：

寫入時(shí)：

vsub為接地(＝0)。

vd＝vs＝hv，vc>2伏特。

抹除時(shí)：

vsub為接地(＝0)。

vd＝vs＝hv，vc＝0；或，vd＝vs＝0，vc＝hv。

上述圖1的結(jié)構(gòu)是在p型硅晶圓上制造而得，該隔離結(jié)構(gòu)由標(biāo)準(zhǔn)隔離模塊制程來完成；在形成基本的隔離結(jié)構(gòu)之后，一個(gè)nmos晶體管的通道通過離子布植來形成；在成長第一導(dǎo)電閘極與第二導(dǎo)電閘極的介電層之后，接著沉積形成多晶硅，且以微影蝕刻進(jìn)行圖案化將多晶硅形成單浮接閘極；接著進(jìn)行離子布植以形成nmos晶體管的汲極、源極、閘極等電極。在金屬化之后，便完成許多單閘極多次寫入非揮發(fā)性內(nèi)存結(jié)構(gòu)的制作。

根據(jù)第一實(shí)施例所提供的單閘極多次寫入非揮發(fā)性內(nèi)存的結(jié)構(gòu)與操作方法，于寫入時(shí)是對(duì)于非揮發(fā)性內(nèi)存結(jié)構(gòu)施加高壓于汲極、源極，閘極加高壓，基底接地；于抹除時(shí)是對(duì)于非揮發(fā)性內(nèi)存結(jié)構(gòu)施加高壓于汲極、源極，閘極電壓接地，基底接地，或者，于抹除時(shí)是對(duì)于非揮發(fā)性內(nèi)存結(jié)構(gòu)接地于汲極、源極，閘極接高壓，基底接地。

此外，如圖3所示為本發(fā)明第二實(shí)施例的單閘極多次寫入非揮發(fā)性內(nèi)存結(jié)構(gòu)的剖視圖。

單閘極多次寫入非揮發(fā)性內(nèi)存200包括pmos晶體管(pmosfet)210及p型電容結(jié)構(gòu)220于n型半導(dǎo)體基底230中；pmos晶體管210包含第一介電層211位于n型半導(dǎo)體基底230表面上，第一導(dǎo)電閘極212迭設(shè)于第一介電層211上方，以及兩個(gè)離子摻雜區(qū)位于p型半導(dǎo)體基底130內(nèi)，分別作為其源極213及汲極214，在源極213和汲極214間形成通道215；p型電容結(jié)構(gòu)220包含輕摻雜區(qū)所形成的輕摻雜汲極221于n型半導(dǎo)體基底230內(nèi)，第二介電層222位于輕摻雜汲極221側(cè)面上，第二介電層222下方形成有通道225，以及第二導(dǎo)電閘極223迭設(shè)于第二介電層222上方，形成頂板-介電層-底板的電容結(jié)構(gòu)。pmos晶體管210的第一導(dǎo)電閘極212和p型電容結(jié)構(gòu)220的側(cè)頂部第二導(dǎo)電閘極223被電連接且以隔離材料238隔離，形成單浮接閘極(floatinggate)240。其中，離子摻雜區(qū)與輕摻雜區(qū)為p型離子摻雜區(qū)。

此單閘極多次寫入非揮發(fā)性內(nèi)存200設(shè)有四個(gè)端點(diǎn)，如圖4所示，該四個(gè)端點(diǎn)分別為源極、汲極、控制閘極以及基底連接結(jié)構(gòu)，并于n型半導(dǎo)體基底230、源極213、汲極214、輕摻雜汲極221上分別施加基底電壓vsub、源極電壓vs、汲極電壓vd及控制閘極電壓vc。此單閘極多次寫入非揮發(fā)性內(nèi)存200的操作電壓過程的條件如下：

寫入時(shí)：

vsub＝hv。

vd＝vs＝0，vc<6伏特。

抹除時(shí)：

vsub＝hv。

vd＝vs＝hv，vc＝0；或，vd＝vs＝0，vc＝hv。

上述圖3的結(jié)構(gòu)是在n型硅晶圓上制造而得，該隔離結(jié)構(gòu)由標(biāo)準(zhǔn)隔離模塊制程來完成；在形成基本的隔離結(jié)構(gòu)之后，一個(gè)pmos晶體管的通道通過離子布植來形成；在成長第一導(dǎo)電閘極與第二導(dǎo)電閘極的介電層之后，接著沉積形成多晶硅，且以微影蝕刻進(jìn)行圖案化將多晶硅形成單浮接閘極；接著進(jìn)行離子布植以形成pmos晶體管的汲極、源極、閘極等電極。在金屬化之后，便完成許多單閘極多次寫入非揮發(fā)性內(nèi)存結(jié)構(gòu)的制作。

根據(jù)第二實(shí)施例所提供的單閘極多次寫入非揮發(fā)性內(nèi)存的結(jié)構(gòu)與操作方法，于寫入時(shí)是對(duì)于非揮發(fā)性內(nèi)存結(jié)構(gòu)接地于汲極、源極，閘極接低壓，基底高壓；于抹除時(shí)是對(duì)于非揮發(fā)性內(nèi)存結(jié)構(gòu)施加高壓于汲極、源極，閘極電壓接地，基底高壓，或者，于抹除時(shí)是對(duì)于非揮發(fā)性內(nèi)存結(jié)構(gòu)接地于汲極、源極，閘極接高電壓，基底高壓。

綜上所述，根據(jù)本發(fā)明公開的單閘極多次寫入非揮發(fā)性內(nèi)存及其操作方法，相較于一般可寫入單閘極的非揮發(fā)性內(nèi)存存在的控制復(fù)雜及成本較高等問題，本發(fā)明于寫入時(shí)可以最少的控制電壓及最少的元件，可使得非揮發(fā)性內(nèi)存的面積得以大幅減少，并可縮短控制線路的長度，從而達(dá)到大幅降低生產(chǎn)成本的目的。

以上所述是通過實(shí)施例說明本發(fā)明的特點(diǎn)，其目的在使熟習(xí)該技術(shù)者能了解本發(fā)明的內(nèi)容并據(jù)以實(shí)施，而非限定本發(fā)明的保護(hù)范圍，故，凡其他未脫離本發(fā)明所揭示的精神所完成的等效修飾或修改，仍應(yīng)包含在本發(fā)明的保護(hù)范圍中內(nèi)。