本發(fā)明涉及納米CMOS集成電路抑制單粒子瞬態(tài)(SET,Single-Event Transient)的版圖加固技術(shù)，特別涉及一種針對轟擊NMOS晶體管無面積開銷的單粒子瞬態(tài)加固方法。

背景技術(shù)：

在宇宙空間中，存在著大量粒子(質(zhì)子、電子、重離子等)。集成電路受到這些粒子的轟擊后，會產(chǎn)生單粒子瞬態(tài)。單粒子瞬態(tài)對于集成電路的正常工作將產(chǎn)生極大的負(fù)面影響。例如，當(dāng)單粒子瞬態(tài)脈沖傳播至集成電路內(nèi)部的存儲節(jié)點時，有可能誘發(fā)單粒子翻轉(zhuǎn)(SEU,Single-Event Upset)。粒子轟擊集成電路的線性能量傳遞(LET,Linear Energy Transfer)值越高，產(chǎn)生的單粒子瞬態(tài)脈沖寬度將會越大，對集成電路構(gòu)成的威脅就越大。航空航天領(lǐng)域中使用的集成電路都會受到單粒子瞬態(tài)的威脅，使集成電路工作不穩(wěn)定，甚至產(chǎn)生致命的錯誤。L.W.Massengill等人在IEEE Transaction on Nuclear Science(IEEE核科學(xué)匯刊)上發(fā)表的“Single Event Transients in Digital CMOS-A Review”(關(guān)于數(shù)字CMOS電路中單粒子瞬態(tài)的綜述，2013年6月第60卷第3期，第1767-1790頁)指出，單粒子瞬態(tài)現(xiàn)已成為軟錯誤的一個主要來源。因此，開發(fā)集成電路抗單粒子瞬態(tài)加固技術(shù)尤為重要。

單粒子瞬態(tài)脈沖寬度越大，越容易被后續(xù)時序單元鎖存，進而產(chǎn)生軟錯誤。一些抗單粒子瞬態(tài)加固技術(shù)就是從減小單粒子瞬態(tài)脈沖寬度入手。粒子轟擊PMOS晶體管和NMOS晶體管均有可能會產(chǎn)生單粒子瞬態(tài)，對單粒子瞬態(tài)的加固也分為針對轟擊PMOS晶體管的加固和針對轟擊NMOS晶體管的加固。針對轟擊PMOS晶體管的加固主要從抑制寄生雙極放大效應(yīng)入手，加固相對容易。O.A.Amusan等人在IEEE Transaction on Nuclear Science(IEEE核科學(xué)匯刊)上發(fā)表的“Design Techniques to Reduce SET Pulse Widths in Deep-Submicron Combinational Logic”(深亞微米組合邏輯電路中減小單粒子瞬態(tài)脈沖寬度的設(shè)計技術(shù)，2007年12月第54卷第6期，第2060-2064頁)指出，將PMOS晶體管靠近N阱接觸，可以抑制PMOS晶體管中的寄生雙極放大效應(yīng)，進而減小粒子轟擊PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度。因此，PMOS晶體管通常與N阱接觸距離最小。針對轟擊NMOS晶體管的加固要從抑制電荷的漂移擴散入手，加固難度較大。B.Narasimham等人在IEEE Transaction on Nuclear Science(IEEE核科學(xué)匯刊)上發(fā)表的“Quantifying the Effect of Guard Rings and Guard Drains in Mitigating Charge Collection and Charge Spread”(量化研究保護環(huán)和保護漏在電荷收集和電荷傳播方面的作用，2008年12月第55卷第6期，第3456-3460頁)提出的利用添加保護漏的方法來對轟擊NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)進行加固，該方法具有一定的加固效果，但該方法具有較大的面積開銷。J.Chen等人在IEEE Transaction on Device and Material Reliability(IEEE器件和材料可靠性匯刊)上發(fā)表的“Novel Layout Technique for Single-Event Transient Mitigation Using Dummy Transistor”(使用虛擬晶體管技術(shù)來抑制單粒子瞬態(tài)的新型版圖加固技術(shù)，2013年3月第13卷第1期，第177-184頁)提出的利用冗余晶體管的方法來對轟擊NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)進行加固，該方法可以看作是保護漏技術(shù)的改進版本，但該方法的面積開銷很大(78％～100％)。

技術(shù)實現(xiàn)要素：

本發(fā)明要解決的技術(shù)問題是：針對目前轟擊NMOS晶體管的單粒子瞬態(tài)加固技術(shù)面積開銷較大，提出一種針對轟擊NMOS晶體管無面積開銷的單粒子瞬態(tài)加固方法。

本發(fā)明的技術(shù)方案是：

第一步，斷開襯底接觸與NMOS晶體管之間的金屬連接，斷開PMOS晶體管與NMOS晶體管之間的金屬連接。

第二步，沿著柵極延伸方向移動NMOS晶體管有源區(qū)，使得NMOS晶體管有源區(qū)和N阱的間距達到半導(dǎo)體代工廠提供的設(shè)計規(guī)則規(guī)定的最小間距，將NMOS有源區(qū)移動的距離記為L。

第三步，將柵極長度減小L使得多晶硅超出NMOS有源區(qū)的長度與常規(guī)版圖一致。

第四步，將第一步斷開的襯底接觸與NMOS晶體管之間的金屬連接，PMOS晶體管與NMOS晶體管之間的金屬連接進行恢復(fù)。

采用本發(fā)明加固后的集成電路版圖能夠針對轟擊NMOS晶體管抑制單粒子瞬態(tài)，其抑制單粒子瞬態(tài)的過程為：當(dāng)粒子轟擊NMOS晶體管時，由于NMOS晶體管距離N阱較近，N阱也會吸收粒子沉積的電荷，這會減少NMOS晶體管對粒子沉積電荷的吸收，從而減小粒子轟擊NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度；另外，N阱吸收粒子沉積的電荷會使得PMOS晶體管的寄生雙極放大效應(yīng)開啟，PMOS晶體管中的寄生雙極放大效應(yīng)開啟之后，PMOS晶體管的源極會向襯底注入電荷，這部分電荷又可以被PMOS晶體管的漏極收集，因而PMOS晶體管的驅(qū)動能力得到了增強，進而加快了NMOS晶體管中粒子沉積電荷的釋放，有助于減小粒子轟擊NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度。

采用本發(fā)明可以達到以下技術(shù)效果：粒子轟擊NMOS晶體管時，采用本發(fā)明加固后的集成電路版圖可以使得N阱幫助吸收部分電荷，并開啟PMOS晶體管的寄生雙極放大效應(yīng)，從而增強PMOS晶體管的驅(qū)動能力，加快NMOS晶體管中粒子沉積電荷的釋放，減小粒子轟擊NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度。本發(fā)明僅涉及晶體管版圖位置的改變，沒有面積開銷。

附圖說明

圖1(a)為常規(guī)的非門版圖，圖1(b)為采用本專利發(fā)明設(shè)計的非門版圖。

圖2(a)為常規(guī)的與非門版圖，圖2(b)為采用本發(fā)明設(shè)計的與非門版圖。

圖3(a)為常規(guī)的或非門版圖，圖3(b)為采用本發(fā)明設(shè)計的或非門版圖。

圖4為本發(fā)明總體流程圖。

圖5為常規(guī)非門版圖轉(zhuǎn)變?yōu)楸景l(fā)明非門版圖的流程示例圖。

圖6為TCAD模擬的粒子轟擊非門PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET之間的關(guān)系。

圖7為TCAD模擬的粒子轟擊非門NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET之間的關(guān)系。

圖8為TCAD模擬的粒子轟擊與非門PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET之間的關(guān)系。

圖9為TCAD模擬的粒子轟擊與非門NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET之間的關(guān)系。

圖10為TCAD模擬的粒子轟擊或非門PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET之間的關(guān)系。

圖11為TCAD模擬的粒子轟擊或非門NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET之間的關(guān)系。

具體實施方式

CMOS集成電路的邏輯門種類多樣，但它們都由PMOS晶體管和NMOS晶體管組成，本發(fā)明從原理上對所有CMOS集成電路邏輯門都有單粒子瞬態(tài)抑制效果。下面以CMOS集成電路中常見的三種邏輯門(非門、與非門、或非門)為例說明本發(fā)明的實施方法與單粒子瞬態(tài)抑制結(jié)果。

圖1-圖3中，NC為N阱接觸，PT為PMOS晶體管，NT為NMOS晶體管，PC為襯底接觸，A、A1和A2為輸入，Z為輸出。圖1中N阱、N摻雜、P摻雜、有源區(qū)、金屬、多晶硅以及模擬粒子轟擊點的圖樣也同樣適用于圖2、圖3和圖5。

圖1(a)為常規(guī)的非門版圖，圖1(b)為本發(fā)明提出的非門版圖。對于常規(guī)的非門版圖，在滿足設(shè)計規(guī)則的前提下，PT與NC的間距最小，NT與N阱的間距最大(NT與PC的距離最小)。對于本發(fā)明提出的非門版圖，在滿足設(shè)計規(guī)則的前提下，PT與NC的間距最小，NT與N阱的間距最小(NT與PC的間距最大)。

圖2(a)為常規(guī)的與非門版圖，圖2(b)為本發(fā)明提出的與非門版圖。對于常規(guī)的與非門版圖，在滿足設(shè)計規(guī)則的前提下，PT與NC的間距最小，NT與N阱的間距最大(NT與PC的距離最小)。對于本發(fā)明提出的與非門版圖，在滿足設(shè)計規(guī)則的前提下，PT與NC的間距最小，NT與N阱的間距最小(NT與PC的間距最大)。

圖3(a)為常規(guī)的或非門版圖，圖3(b)為本發(fā)明提出的或非門版圖。對于常規(guī)的或非門版圖，在滿足設(shè)計規(guī)則的前提下，PT與NC的間距最小，NT與N阱的間距最大(NT與PC的距離最小)。對于本發(fā)明提出的或非門版圖，在滿足設(shè)計規(guī)則的前提下，PT與NC的間距最小，NT與N阱的間距最小(NT與PC的間距最大)。

圖4為本發(fā)明總體流程圖，包含以下四個步驟：

第一步，斷開襯底接觸與NMOS晶體管之間的金屬連接，斷開PMOS晶體管與NMOS晶體管之間的金屬連接。

第二步，沿著柵極延伸方向移動NMOS晶體管有源區(qū)，使得NMOS晶體管有源區(qū)和N阱的間距達到半導(dǎo)體代工廠提供的設(shè)計規(guī)則規(guī)定的最小間距，將NMOS有源區(qū)移動的距離記為L。

第三步，將柵極長度減小L使得多晶硅超出NMOS有源區(qū)的長度與常規(guī)版圖一致。

第四步，將第一步斷開的襯底接觸與NMOS晶體管之間的金屬連接，PMOS晶體管與NMOS晶體管之間的金屬連接進行恢復(fù)。

圖5為將圖5(a)所示常規(guī)非門版圖轉(zhuǎn)變?yōu)閳D5(e)所示本發(fā)明非門版圖的流程示例圖，具體流程為：

第一步如圖5(b)所示，斷開襯底接觸與NMOS晶體管之間的金屬連接(圖5(a)B處)，斷開PMOS晶體管與NMOS晶體管之間的金屬連接(圖5(a)A處)。

第二步，沿著柵極延伸方向移動NMOS晶體管有源區(qū)，使得NMOS晶體管有源區(qū)和N阱的間距達到半導(dǎo)體代工廠提供的設(shè)計規(guī)則規(guī)定的最小間距，將NMOS有源區(qū)移動的距離記為L。

第三步，將柵極長度減小L使得多晶硅超出NMOS有源區(qū)的長度與常規(guī)版圖一致。

第四步，將第一步斷開的襯底接觸與NMOS晶體管之間的金屬連接，PMOS晶體管與NMOS晶體管之間的金屬連接進行恢復(fù)。

利用Synopsys Sentuarus TCAD-2013半導(dǎo)體仿真軟件對圖1-圖3中的6個版圖進行粒子轟擊仿真，轟擊點已經(jīng)在圖1-圖3中標(biāo)明，所有模擬中的粒子均為垂直轟擊。當(dāng)轟擊PMOS晶體管時，輸入(圖1中的A、圖2中的A1和A2、圖3中的A1和A2)被設(shè)置為邏輯“1”狀態(tài)；當(dāng)轟擊NMOS晶體管時，輸入(圖1中的A、圖2中的A1和A2、圖3中的A1和A2)被設(shè)置為邏輯“0”狀態(tài)。

圖6展示了TCAD模擬的粒子轟擊圖1非門的PMOS晶體管產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET的關(guān)系，圖7展示了TCAD模擬的粒子轟擊圖1非門的NMOS晶體管產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET的關(guān)系。從圖6和圖7可以看出，粒子轟擊采用本專利非門版圖中的PMOS晶體管與粒子轟擊常規(guī)非門版圖中的PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度一致，粒子轟擊采用本專利非門版圖中的NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度明顯小于粒子轟擊常規(guī)非門版圖中的NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度。

圖8展示了TCAD模擬的粒子轟擊圖2與非門的PMOS晶體管產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET的關(guān)系，圖9展示了TCAD模擬的粒子轟擊圖2與非門的NMOS晶體管產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET的關(guān)系。從圖8和圖9可以看出，粒子轟擊采用本專利與非門版圖中的PMOS晶體管與粒子轟擊常規(guī)與非門版圖中的PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度一致，粒子轟擊采用本專利與非門版圖中的NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度明顯小于粒子轟擊常規(guī)與非門版圖中的NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度。

圖10展示了TCAD模擬的粒子轟擊圖3或非門的PMOS晶體管產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET的關(guān)系，圖11展示了TCAD模擬的粒子轟擊圖3或非門的NMOS晶體管產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET的關(guān)系。從圖10和圖11可以看出，粒子轟擊采用本專利或非門版圖中的PMOS晶體管與粒子轟擊常規(guī)或非門版圖中的PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度一致，粒子轟擊采用本專利或非門版圖中的NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度明顯小于粒子轟擊常規(guī)或非門版圖中的NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度。

從圖6-圖11可以看出，采用本專利版圖可以減小粒子轟擊NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度，同時不會增大粒子轟擊PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度。

利用北京原子能科學(xué)研究院的HI-13串列加速器進行粒子輻照測試，粒子垂直于芯片表面入射，實驗在真空環(huán)境下進行。實測得到常規(guī)非門、與非門、或非門和采用本發(fā)明的非門、與非門、或非門平均單粒子瞬態(tài)脈沖寬度，如表1所示。在Cl離子轟擊下，常規(guī)的非門、與非門、或非門中的平均單粒子瞬態(tài)脈沖寬度為316.67ps、341.21ps、308.80ps，而采用本發(fā)明的非門、與非門、或非門中的平均單粒子瞬態(tài)脈沖寬度為296.00ps、287.16ps、261.82ps，采用本發(fā)明的非門、與非門、或非門中的平均單粒子瞬態(tài)脈沖寬度比常規(guī)的非門、與非門、或非門中的平均單粒子瞬態(tài)脈沖寬度減小6.5％、15.8％、15.2％。在Ge離子轟擊下，常規(guī)的非門、與非門、或非門中的平均單粒子瞬態(tài)脈沖寬度為401.66ps、377.83ps、355.26ps，而采用本發(fā)明的非門、與非門、或非門中的平均單粒子瞬態(tài)脈沖寬度為327.13ps、356.65ps、323.24ps，采用本發(fā)明的非門、與非門、或非門中的平均單粒子瞬態(tài)脈沖寬度比常規(guī)的非門、與非門、或非門中的平均單粒子瞬態(tài)脈沖寬度減小18.6％、5.6％、9.0％?？梢姡捎帽景l(fā)明的單元相比常規(guī)單元具有一定的單粒子瞬態(tài)抑制效果，適合應(yīng)用于航空、航天等領(lǐng)域。

表1