本公開涉及將具有多個元件區(qū)域的基板按每個元件區(qū)域進(jìn)行分割來制造元件芯片的元件芯片的制造方法以及元件芯片。

背景技術(shù)：

半導(dǎo)體元件等元件芯片通過將具有多個元件區(qū)域的晶片狀的基板分割為單片而進(jìn)行制造(例如，參照專利文獻(xiàn)1)。在該專利文獻(xiàn)所示的現(xiàn)有技術(shù)中，首先，以形成有電路的晶片的表面粘附于背面研磨膠帶的狀態(tài)對晶片的背面進(jìn)行研磨，進(jìn)而通過蝕刻將晶片薄化。然后，在相當(dāng)于元件區(qū)域的部分形成抗蝕劑層而進(jìn)行遮蓋，并實(shí)施等離子體蝕刻，從而將晶片分離為單片的半導(dǎo)體元件。

現(xiàn)有技術(shù)文獻(xiàn)

專利文獻(xiàn)

專利文獻(xiàn)1：日本特開2002-93752號公報(bào)

技術(shù)實(shí)現(xiàn)要素：

像上述那樣從晶片狀的基板切出的單片狀的元件芯片除了實(shí)施封裝而用作器件裝置以外，有時(shí)以wlcsp(waferlevelchipsizepackage：晶片級芯片尺寸封裝)等元件芯片的形態(tài)直接被送往電子部件安裝工序。在這種情況下，元件芯片以使電路形成面與接合用的焊糊、銀膏等導(dǎo)電性材料直接接觸的方式進(jìn)行安裝。

本公開的目的在于，提供一種能夠抑制安裝過程中的導(dǎo)電性材料的爬升的元件芯片的制造方法。

本公開的元件芯片的制造方法是將具備具有用分割區(qū)域劃分的多個元件區(qū)域的第一面和第一面的相反側(cè)的第二面的基板在分割區(qū)域進(jìn)行分割來形成多個元件芯片的元件芯片的制造方法，具有以下的特征。該元件芯片的制造方法包括準(zhǔn)備工序和在準(zhǔn)備工序之后進(jìn)行的等離子體處理工序。準(zhǔn)備工序是準(zhǔn)備基板的工序，基板的第一面?zhèn)缺惠d體支承，并且基板形成有耐蝕刻層，使得覆蓋與元件區(qū)域?qū)χ玫牡诙娴膮^(qū)域且使與分割區(qū)域?qū)χ玫牡诙娴膮^(qū)域露出。等離子體處理工序是對被載體支承的基板實(shí)施等離子體處理的工序，包括分割工序和在分割工序之后進(jìn)行的保護(hù)膜形成工序。在分割工序中，將第二面暴露于第一等離子體，從而將未被耐蝕刻層覆蓋的區(qū)域的基板在該基板的深度方向上蝕刻至到達(dá)第一面而將基板分割為元件芯片。而且，成為具備第一面、第二面、以及連結(jié)第一面和第二面并且形成有多個凸部的側(cè)面的元件芯片彼此隔開間隔保持在載體上的狀態(tài)。在保護(hù)膜形成工序中，在彼此隔開間隔保持在載體上的狀態(tài)下，將元件芯片暴露于第二等離子體，從而在元件芯片的側(cè)面形成保護(hù)膜。在保護(hù)膜形成工序中，保護(hù)膜至少對凸部進(jìn)行被覆。

本公開的元件芯片的制造方法是將具備具有用分割區(qū)域劃分的多個元件區(qū)域的第一面和第一面的相反側(cè)的第二面的基板在分割區(qū)域進(jìn)行分割來形成多個元件芯片的元件芯片的制造方法，具有以下的特征。元件芯片的制造方法包括準(zhǔn)備工序和在準(zhǔn)備工序之后進(jìn)行的等離子體處理工序。準(zhǔn)備工序是準(zhǔn)備基板的工序，基板的第二面?zhèn)缺惠d體支承，并且基板形成有耐蝕刻層，使得覆蓋元件區(qū)域且使分割區(qū)域露出。等離子體處理工序是對被載體支承的基板實(shí)施等離子體處理的工序，包括分割工序和在分割工序之后進(jìn)行的保護(hù)膜形成工序。在分割工序中，將第一面暴露于第一等離子體，從而將未被耐蝕刻層覆蓋的區(qū)域的基板在該基板的深度方向上蝕刻至到達(dá)第二面而將基板分割為元件芯片。而且，成為具備第一面、第二面、以及連結(jié)第一面和第二面并且形成有多個凸部的側(cè)面的元件芯片彼此隔開間隔保持在載體上的狀態(tài)。保護(hù)膜形成工序在分割工序之后，在彼此隔開間隔保持在載體上的狀態(tài)下，將元件芯片暴露于第二等離子體，從而在元件芯片的側(cè)面形成保護(hù)膜。在保護(hù)膜形成工序中，保護(hù)膜至少對凸部進(jìn)行被覆。

本公開的元件芯片具備具有元件區(qū)域的第一面、第一面的相反側(cè)的第二面、以及連結(jié)第一面和第二面的側(cè)面，元件芯片在側(cè)面形成有多個凸部，側(cè)面的至少凸部被保護(hù)膜所被覆。

發(fā)明效果

根據(jù)本公開，能夠抑制安裝過程中的導(dǎo)電性材料的爬升。

附圖說明

圖1a是本公開的一個實(shí)施方式的元件芯片的制造方法中的第一實(shí)施例的工序說明圖。

圖1b是本公開的一個實(shí)施方式的元件芯片的制造方法中的第一實(shí)施例的工序說明圖。

圖1c是本公開的一個實(shí)施方式的元件芯片的制造方法中的第一實(shí)施例的工序說明圖。

圖2a是本公開的一個實(shí)施方式的元件芯片的制造方法中的第一實(shí)施例的工序說明圖。

圖2b是本公開的一個實(shí)施方式的元件芯片的制造方法中的第一實(shí)施例的工序說明圖。

圖2c是本公開的一個實(shí)施方式的元件芯片的制造方法中的第一實(shí)施例的工序說明圖。

圖3是在本公開的一個實(shí)施方式的元件芯片的制造方法中使用的等離子體蝕刻裝置的結(jié)構(gòu)說明圖。

圖4a是本公開的一個實(shí)施方式的元件芯片的制造方法中的蝕刻槽形成過程的說明圖。

圖4b是本公開的一個實(shí)施方式的元件芯片的制造方法中的蝕刻槽形成過程的說明圖。

圖4c是本公開的一個實(shí)施方式的元件芯片的制造方法中的蝕刻槽形成過程的說明圖。

圖4d是本公開的一個實(shí)施方式的元件芯片的制造方法中的蝕刻槽形成過程的說明圖。

圖5a是本公開的一個實(shí)施方式的元件芯片的制造方法中的元件芯片的側(cè)面形狀的說明圖。

圖5b是本公開的一個實(shí)施方式的元件芯片的制造方法中的元件芯片的側(cè)面形狀的說明圖。

圖6是本公開的一個實(shí)施方式的元件芯片的制造方法中的元件芯片的側(cè)面形狀的說明圖。

圖7a是本公開的一個實(shí)施方式的元件芯片的制造方法中的第二實(shí)施例的工序說明圖。

圖7b是本公開的一個實(shí)施方式的元件芯片的制造方法中的第二實(shí)施例的工序說明圖。

圖7c是本公開的一個實(shí)施方式的元件芯片的制造方法中的第二實(shí)施例的工序說明圖。

圖8a是本公開的一個實(shí)施方式的元件芯片的制造方法中的第二實(shí)施例的工序說明圖。

圖8b是本公開的一個實(shí)施方式的元件芯片的制造方法中的第二實(shí)施例的工序說明圖。

圖8c是本公開的一個實(shí)施方式的元件芯片的制造方法中的第二實(shí)施例的工序說明圖。

圖9a是通過本公開的一個實(shí)施方式的元件芯片的制造方法制造的元件芯片的結(jié)構(gòu)說明圖。

圖9b是通過本公開的一個實(shí)施方式的元件芯片的制造方法制造的元件芯片的結(jié)構(gòu)說明圖。

圖9c是通過本公開的一個實(shí)施方式的元件芯片的制造方法制造的元件芯片的結(jié)構(gòu)說明圖。

圖9d是通過本公開的一個實(shí)施方式的元件芯片的制造方法制造的元件芯片的結(jié)構(gòu)說明圖。

符號說明

1：基板

1a：第一面

1b：第二面

1c：分割區(qū)域

2：元件部

2a：元件區(qū)域

3：耐蝕刻層

4：載體

10、10a、10b、10c、10d：元件芯片

10a：第一面

10b：第二面

10c：側(cè)面

12a、12b、12c、12d：保護(hù)膜

e：凸部

具體實(shí)施方式

在對本公開的實(shí)施方式進(jìn)行說明之前，先對以往的裝置中的問題進(jìn)行簡單說明。

如上所述，在將wlcsp等元件芯片以按其原樣的形態(tài)送往電子部件安裝工序的情況下，元件芯片以使電路形成面與接合用的焊糊、銀膏等導(dǎo)電性材料直接接觸的方式進(jìn)行安裝。在該安裝過程中，有時(shí)會產(chǎn)生所謂的“爬升”，即，在搭載元件芯片時(shí)擴(kuò)展的導(dǎo)電性材料不只浸潤擴(kuò)展至電路形成面的接合部位，還浸潤擴(kuò)展至元件芯片的側(cè)面、背面。這種導(dǎo)電性材料的爬升會成為導(dǎo)致鄰接的電極間的短路、在元件芯片的側(cè)面形成不需要的電路而增大消耗電流等各種不良情況的原因。因此，要求抑制這種安裝過程中的導(dǎo)電性材料的爬升。

接著，參照附圖對本公開的實(shí)施方式進(jìn)行說明。

(第一實(shí)施例)

首先，參照圖1a～圖1c以及圖2a～圖2c對本實(shí)施方式的元件芯片的制造方法中的第一實(shí)施例進(jìn)行說明。在此示出的元件芯片的制造方法將具備具有用分割區(qū)域劃分的多個元件區(qū)域的第一面和該第一面的相反側(cè)的第二面的基板在分割區(qū)域進(jìn)行分割來形成多個元件芯片。

如圖1a所示，基板1是形成有多個具有元件部2的元件芯片10(參照圖1c)的晶片狀的基板。在基板1中，在作為形成有元件部2的元件面的第一面1a設(shè)定有用分割區(qū)域1c劃分的多個元件區(qū)域2a?；?被送往元件芯片制造用的準(zhǔn)備工序，像以下說明的那樣，被載體4支承并形成掩模。作為載體4，能夠例示被切割架保持的切割膠帶、在保持面4a具備粘接層的支承基板。

在該準(zhǔn)備工序中，如圖1b所示，在第二面1b由在等離子體切割中作為掩模發(fā)揮功能的抗蝕劑掩模、表面保護(hù)膜等形成耐蝕刻層3。即，在第二面1b形成耐蝕刻層3，使得覆蓋與元件區(qū)域2a對置的第二面1b的區(qū)域，且使與分割區(qū)域1c對置的第二面1b的區(qū)域1d露出。此外，基板1的第一面1a側(cè)被載體4的保持面4a支承。另外，準(zhǔn)備工序中的掩模形成可以在被載體4支承之前進(jìn)行，也可以在被載體4支承之后進(jìn)行。

在像這樣進(jìn)行準(zhǔn)備工序之后，為了對被載體4支承的基板1實(shí)施等離子體處理，載體4被送往等離子體處理工序。參照圖3對在該等離子體處理工序中使用的等離子體蝕刻裝置20的結(jié)構(gòu)進(jìn)行說明。在圖3中，作為真空容器的腔室21的內(nèi)部是用于進(jìn)行等離子體處理的處理室21a，在處理室21a的底部配置有載置對作為處理對象的基板1進(jìn)行支承的載體4的載置臺22。在腔室21的頂部的上表面配置有作為上部電極的天線23，天線23與第一高頻電源部24電連接。處理室21a內(nèi)的載置臺22還具有作為等離子體處理用的下部電極的功能，載置臺22與第二高頻電源部25電連接。

在腔室21經(jīng)由排氣口21c連接有真空排氣部27，通過驅(qū)動真空排氣部27，從而對處理室21a內(nèi)進(jìn)行真空排氣。進(jìn)而，處理室21a經(jīng)由氣體導(dǎo)入口21b連接有等離子體產(chǎn)生用氣體供給部26。在本實(shí)施方式所示的等離子體蝕刻裝置20中，能夠根據(jù)等離子體處理的目的，選擇性地供給多種等離子體產(chǎn)生用氣體。在此，作為等離子體產(chǎn)生用氣體的種類，能夠選擇第一氣體26a、第二氣體26b、第三氣體26c以及灰化用氣體26d。

作為第一氣體26a，可使用sf6等以硅為對象的蝕刻效果優(yōu)異的氣體。在本實(shí)施方式中，第一氣體26a用于產(chǎn)生通過等離子體蝕刻對基板1進(jìn)行分割的第一等離子體p1。作為第二氣體26b，可使用包含c4f8、c2f6、cf4、c6f6、c6f4h2、chf3、ch2f2等氟化碳的氣體。這些氣體可用作通過等離子體處理形成皮膜的等離子體cvd用的氣體，在本實(shí)施方式中，用作在對基板1進(jìn)行了分割的元件芯片10的側(cè)面形成保護(hù)膜的目的。

作為第三氣體26c，可使用sf6氣體、氧氣、氬氣等物理蝕刻效果優(yōu)異的氣體。在本實(shí)施方式中，用于除去前述的保護(hù)膜中的不需要的部分的濺射用途。而且，灰化用氣體26d是氧氣，在本實(shí)施方式中，用作除去結(jié)束了掩模功能之后的耐蝕刻層3等樹脂膜的目的。

在利用等離子體蝕刻裝置20進(jìn)行的等離子體處理中，首先，將作為處理對象的基板1和載體4一同載置在載置臺22上，驅(qū)動真空排氣部27對處理室21a內(nèi)進(jìn)行真空排氣。與此同時(shí)，通過等離子體產(chǎn)生用氣體供給部26將與等離子體處理的目的相應(yīng)的等離子體產(chǎn)生用氣體供給到處理室21a內(nèi)并維持給定壓力。然后，在該狀態(tài)下通過第一高頻電源部24對天線23供給高頻電力，從而在處理室21a內(nèi)產(chǎn)生與供給的等離子體產(chǎn)生用氣體的種類相應(yīng)的等離子體。此時(shí)，通過第二高頻電源部25對作為下部電極的載置臺22施加偏置電壓，從而能夠?qū)υ谔幚硎?1a內(nèi)產(chǎn)生的等離子體帶來促進(jìn)向載置臺22的方向的入射的偏置作用，能夠加強(qiáng)所希望的特定方向的等離子體處理效果而進(jìn)行各向異性蝕刻。

在等離子體處理工序中，首先，利用使用了前述的第一氣體26a的第一等離子體p1執(zhí)行處理。如圖1c所示，將基板1的第二面1b暴露于上述的第一等離子體p1，從而將未被耐蝕刻層3覆蓋的區(qū)域1d(參照圖1b)的基板1在該基板1的深度方向上蝕刻至到達(dá)第一面1a(參照箭頭e)，形成將每個元件芯片10隔開的蝕刻槽11(參照圖2a)，從而將基板1分割為單片的元件芯片10。即，成為具備在基板1的狀態(tài)下為第一面1a的第一面10a、在基板1的狀態(tài)下為第二面1b的第二面10b、以及連結(jié)第一面10a和第二面10b的側(cè)面10c的元件芯片10彼此隔開間隔保持在載體4上的狀態(tài)(分割工序)。

分割工序中的蝕刻條件能夠根據(jù)基板1的材質(zhì)適當(dāng)?shù)剡M(jìn)行選擇。在基板1為硅基板的情況下，分割工序中的蝕刻能夠使用所謂的波希法(boschprocess)。在波希法中，依次重復(fù)對形成基板1的硅進(jìn)行蝕刻的硅蝕刻步驟、使沉積膜沉積在通過硅蝕刻步驟進(jìn)行了蝕刻的部分的內(nèi)壁的沉積膜沉積步驟、以及對沉積的沉積膜進(jìn)行蝕刻的沉積膜蝕刻步驟。由此，能夠?qū)ξ幢荒臀g刻層3覆蓋的區(qū)域1d在基板的深度方向上垂直地進(jìn)行挖入。

參照圖4a～圖4d對利用了該波希法的蝕刻槽11的形成過程進(jìn)行說明。圖4a示出硅蝕刻步驟中的等離子體蝕刻。即，將基板1的第二面1b暴露于第一等離子體p1，從而通過第一等離子體(箭頭a)的各向同性蝕刻作用在第二面1b中的未被耐蝕刻層3覆蓋的區(qū)域形成大致橢圓截面的除去部1e。作為該硅蝕刻步驟的條件，例如，只要一邊作為原料氣體以200～400sccm供給sf6，一邊將處理室21a內(nèi)的壓力調(diào)整為5～15pa，并且將第一高頻電源部24對天線23的投入功率設(shè)為1500～2500w，將第二高頻電源部25對下部電極的投入功率設(shè)為50～200w，將處理時(shí)間設(shè)為10～20秒即可。在此，sccm是表示氣體的流量的單位。即，1sccm是指，一分鐘流過1cm³的0℃、一個大氣壓(標(biāo)準(zhǔn)狀態(tài))的氣體的流量。

接下來，執(zhí)行沉積膜沉積步驟用的等離子體處理。即，如圖4b所示，將除去部1e內(nèi)暴露于沉積膜沉積用的等離子體(箭頭b)，從而在除去部1e的內(nèi)表面形成沉積膜1f。作為沉積膜沉積步驟的條件，例如，只要一邊作為原料氣體以150～250sccm供給c4f8，一邊將處理室21a內(nèi)的壓力調(diào)整為15～25pa，并且將第一高頻電源部24對天線23的投入功率設(shè)為1500～2500w，將第二高頻電源部25對下部電極的投入功率設(shè)為0w，將處理時(shí)間設(shè)為5～15秒即可。

接著，執(zhí)行沉積膜蝕刻步驟。即，如圖4c所示，使沉積膜蝕刻用等離子體(箭頭c)只作用于在除去部1e內(nèi)位于下表面的區(qū)域的沉積膜1f，通過各向異性蝕刻除去該區(qū)域的沉積膜1f。由此，在除去部1e的底面形成暴露了硅的部分除去部1g。作為沉積膜蝕刻步驟的條件，例如，只要一邊作為原料氣體以200～400sccm供給sf6，一邊將處理室21a內(nèi)的壓力調(diào)整為5～15pa，并且將第一高頻電源部24對天線23的投入功率設(shè)為1500～2500w，將第二高頻電源部25對下部電極的投入功率設(shè)為100～300w，將處理時(shí)間設(shè)為2～10秒即可。

此后，將形成了部分除去部1g之后的基板1作為對象，再次執(zhí)行硅蝕刻步驟。即，如圖4d所示，將在沉積膜蝕刻步驟中形成的部分除去部1g與圖4a同樣地暴露于第一等離子體(箭頭d)。由此，通過第一等離子體(箭頭d)的各向同性蝕刻作用，形成與除去部1e的底面連通的大致橢圓截面的除去部1h。這樣，通過重復(fù)硅蝕刻步驟、沉積膜沉積步驟、沉積膜蝕刻步驟，從而能夠以10μm/分鐘的速度對硅基板進(jìn)行挖入。此時(shí)，在除去部1e過渡到下一個除去部1h的邊界部分形成從蝕刻槽11的內(nèi)壁面(基板1被分割為元件芯片10的狀態(tài)下的側(cè)面10c)突出的凸部e。

即，在本實(shí)施方式所示的等離子體處理工序中，成為上述的分割工序包括重復(fù)工序的方式，該重復(fù)工序交替地重復(fù)對基板1進(jìn)行蝕刻的硅蝕刻步驟、使沉積膜沉積在通過該硅蝕刻步驟進(jìn)行了蝕刻的部分的內(nèi)壁的沉積膜沉積步驟。圖5a和圖5b示出在該重復(fù)工序中形成的多個凸部e的形成形態(tài)。

即，每重復(fù)一次形成一個凸部e，如圖5a所示，在分割工序中，在元件芯片10的側(cè)面10c形成多個凸部e。圖5b示出圖5a中的a-a向視圖，在元件芯片10的側(cè)面10c，多個凸部e沿著第二面10b(或者，與第二面10b平行的第一面10a)形成為多條線狀。

此后，進(jìn)行除去在單片的元件芯片10中覆蓋著第二面10b的狀態(tài)的耐蝕刻層3的灰化。即，如圖2a所示，在等離子體蝕刻裝置20中，在處理室21a內(nèi)使用灰化用氣體26d產(chǎn)生灰化用等離子體，通過灰化除去以樹脂為主成分的耐蝕刻層3。由此，分割為單片的元件芯片10的第二面10b成為暴露的狀態(tài)。

灰化的條件能夠根據(jù)耐蝕刻層3的材料適當(dāng)?shù)剡M(jìn)行選擇。例如，在耐蝕刻層3為抗蝕劑膜的情況下，只要一邊作為原料氣體以150～250sccm供給氧并以0～50sccm供給cf4，一邊將處理室21a內(nèi)的壓力調(diào)整為5～15pa，并且將第一高頻電源部24對天線23的投入功率設(shè)為1500～2500w，將第二高頻電源部25對下部電極的投入功率設(shè)為0～30w即可。在該條件下，能夠以1μm/分鐘左右的速度除去耐蝕刻層3。

接下來，在上述的分割工序之后執(zhí)行保護(hù)膜形成工序。即，在等離子體蝕刻裝置20中，在處理室21a內(nèi)使用作為包含氟化碳的氣體的第二氣體26b產(chǎn)生第二等離子體p2，并如圖2b所示，在彼此隔開間隔保持在載體4上的狀態(tài)下，將元件芯片10暴露于第二等離子體p2。由此，在元件芯片10的第二面10b、側(cè)面10c分別形成保護(hù)膜12b、12c。而且，與此同時(shí)，在載體4的上表面也附著組成相同的保護(hù)膜12d。

這些保護(hù)膜是以抑制將元件芯片10直接接合到封裝基板等的安裝過程中的導(dǎo)電性材料的爬升為目的形成的，因此優(yōu)選吸濕性少且組成致密。在本實(shí)施方式中，作為為了形成這些保護(hù)膜而使用的第二等離子體p2的原料氣體，使用包含氟化碳的氣體，因此作為保護(hù)膜形成以包含氟和碳的碳氟化合物為主成分的膜，能夠形成吸濕性少、組成致密且粘合性優(yōu)異的保護(hù)膜。另外，在該保護(hù)膜形成工序中，對載置載體4的載置臺22(參照圖3)施加高頻偏置。由此，可促進(jìn)離子向元件芯片10的入射，能夠形成更致密且粘合性更高的保護(hù)膜。

作為保護(hù)膜的形成條件，例如，只要一邊作為原料氣體以150sccm供給c4f8并以50sccm供給he，一邊將處理室21a內(nèi)的壓力調(diào)整為15～25pa，并且將第一高頻電源部24對天線23的投入功率設(shè)為1500～2500w，將第二高頻電源部25對下部電極的投入功率設(shè)為50～150w即可。通過在該條件下處理300秒，從而能夠形成厚度為3μm的保護(hù)膜。

在本實(shí)施方式中，作為原料氣體，使用氟化碳和氦的混合氣體，這是因?yàn)椋ㄟ^混合氦，從而可促進(jìn)等離子體中的原料氣體的離解，其結(jié)果是，能夠形成致密且粘合性高的保護(hù)膜。

另外，在上述的條件例中，he流量相對于原料氣體的全部流量的比率為25％(＝50/(150+50)×100)。像以下說明的那樣，該比率優(yōu)選在10％至80％之間。即，當(dāng)he流量相對于原料氣體的全部流量的比率大于10％時(shí)，容易促進(jìn)等離子體中的原料氣體的離解，其結(jié)果是，容易形成更致密且粘合性更高的保護(hù)膜。另一方面，當(dāng)he流量相對于原料氣體的全部流量的比率大于80％時(shí)，在原料氣體中c4f8所占的比率減少，因此有助于形成保護(hù)膜的等離子體中的成分(c、f以及它們的化合物)向基板表面的供給不足，基板表面的保護(hù)膜的沉積速度變慢，生產(chǎn)性降低。

圖6示出在保護(hù)膜形成工序中對形成在圖5a和圖5b所示的側(cè)面10c的多個凸部e進(jìn)行被覆而形成的保護(hù)膜12c的詳細(xì)形狀。如圖6所示，保護(hù)膜12c形成為至少覆蓋側(cè)面10c中的凸部e。而且，保護(hù)膜12c形成為，對凸部e進(jìn)行被覆的保護(hù)膜12c的膜厚te大于相鄰的兩個凸部e的中間(在此為形成在凸部e之間的凹部的底部b)處的膜厚tb。

即，保護(hù)膜12c形成為，與側(cè)面10c中的凸部e的頂部與凹部的底部b的階差d1相比，對凸部e進(jìn)行被覆的保護(hù)膜12c的頂部與對底部b進(jìn)行被覆的保護(hù)膜12c的表面的階差d2更大。由此，形成保護(hù)膜之后的側(cè)面10c中的凸部e與底部b的階差擴(kuò)大。因此，能夠增大側(cè)面10c的實(shí)質(zhì)性的表面積而提高元件芯片10的安裝過程中的導(dǎo)電性材料的爬升抑制效果。

接著，執(zhí)行用于除去在保護(hù)膜形成工序中形成的保護(hù)膜中的不需要的部分的保護(hù)膜除去工序。在上述的保護(hù)膜形成工序中，在元件芯片10的側(cè)面10c形成保護(hù)膜的同時(shí)，在第二面10b也形成了保護(hù)膜12b(參照圖2b)。因?yàn)椴恍枰摫Ｗo(hù)膜12b，所以使用第三等離子體p3進(jìn)行用于除去該保護(hù)膜12b的等離子體處理。

即，在等離子體蝕刻裝置20中，在處理室21a內(nèi)使用成分為氬氣、氧氣的第三氣體26c產(chǎn)生第三等離子體p3，并如圖2c所示，在彼此隔開間隔保持在載體4上的狀態(tài)下，將元件芯片10暴露于第三等離子體p3。由此，使形成在元件芯片10的側(cè)面10c的保護(hù)膜12c殘留，并通過第三等離子體p3的蝕刻作用除去在元件芯片10中暴露在上表面的形成在第二面10b的保護(hù)膜12b。由此，彼此隔開間隔保持在載體4上的元件芯片10的第二面10b成為暴露的狀態(tài)，附著在載體4的上表面的保護(hù)膜12d也被除去。

在上述的保護(hù)膜除去工序中，對載置載體4的載置臺施加高頻偏置。由此，能夠提高第三等離子體p3的蝕刻作用的各向異性。因此，能夠可靠地除去暴露在上表面的第二面10b的保護(hù)膜12b，并且能夠抑制作用于元件芯片10的側(cè)面10c的保護(hù)膜12c的蝕刻作用而使保護(hù)膜12c殘留。

作為除去保護(hù)膜的條件，例如，只要一邊作為原料氣體以150～250sccm供給ar并以0～150sccm供給o2，一邊將處理室21a內(nèi)的壓力調(diào)整為0.2～1.5pa，并且將第一高頻電源部24對天線23的投入功率設(shè)為1500～2500w，將第二高頻電源部25對下部電極的投入功率設(shè)為150～300w即可。在該條件下，能夠以0.5μm/分鐘左右的速度對暴露在上表面的保護(hù)膜進(jìn)行蝕刻。

(第二實(shí)施例)

接著，參照圖7a～圖7c和圖8a～圖8c對本實(shí)施方式的元件芯片的制造方法中的第二實(shí)施例進(jìn)行說明。在此，第二實(shí)施例所示的元件芯片的制造方法與第一實(shí)施例中的元件芯片的制造方法同樣地，將具備具有用分割區(qū)域劃分的多個元件區(qū)域的第一面和該第一面的相反側(cè)的第二面的基板在分割區(qū)域進(jìn)行分割來形成多個元件芯片。

如圖7a所示，基板1是形成有具有元件部2的多個元件芯片10(參照圖7c)的晶片狀的基板。在基板1中，在作為形成有元件部2的元件面的第一面1a設(shè)定有用分割區(qū)域1c劃分的多個元件區(qū)域2a?；?被送往元件芯片制造用的準(zhǔn)備工序，在此，像以下說明的那樣，被載體4支承并形成掩模。作為載體4，與第一實(shí)施例同樣地，可使用粘合片、支承基板等能夠?qū)Ρ∏乙讚锨幕?進(jìn)行固定并進(jìn)行操作的載體。

在該準(zhǔn)備工序中，如圖7b所示，在第一面1a形成在等離子體切割中作為掩模發(fā)揮功能的耐蝕刻層3。即，在第一面1a形成耐蝕刻層3，使得覆蓋元件區(qū)域2a且使分割區(qū)域1c露出。基板1的第二面1b側(cè)被載體4的保持面4a支承。另外，準(zhǔn)備工序中的掩模形成可以在被載體4支承之前進(jìn)行，也可以在被載體4支承之后進(jìn)行。

在像這樣進(jìn)行準(zhǔn)備工序之后，為了對被載體4支承的基板1實(shí)施等離子體處理，載體4被送往等離子體處理工序。在該等離子體處理工序中，使用在第一實(shí)施例中說明的等離子體蝕刻裝置20(參照圖3)。

在等離子體處理工序中，首先，利用使用了第一氣體26a的第一等離子體p1執(zhí)行處理。如圖7c所示，將基板1的第一面1a暴露于上述的第一等離子體p1，從而將未被耐蝕刻層3覆蓋的分割區(qū)域1c(參照圖7c)的基板1在該基板1的深度方向上蝕刻至到達(dá)第二面1b(參照箭頭e)，形成將每個元件芯片10隔開的蝕刻槽11(參照圖8a)，從而將基板1分割為單片的元件芯片10。即，成為具備在基板1的狀態(tài)下為第一面1a的第一面10a、在基板1的狀態(tài)下為第二面1b的第二面10b、以及連結(jié)第一面10a和第二面10b的側(cè)面10c的元件芯片10彼此隔開間隔保持在載體4上的狀態(tài)(分割工序)。

在該分割工序中，與第一實(shí)施例同樣地，交替地重復(fù)對基板1進(jìn)行蝕刻的蝕刻步驟和使沉積膜沉積在通過該蝕刻步驟進(jìn)行了蝕刻的部分的內(nèi)壁的沉積膜沉積步驟(重復(fù)工序)。然后，在該重復(fù)工序中，與第一實(shí)施例同樣地，在元件芯片10的側(cè)面10c沿著第一面10a呈多條線狀形成凸部e。

此后，進(jìn)行除去在單片的元件芯片10中覆蓋了第一面10a的狀態(tài)的耐蝕刻層3的灰化。即，如圖8a所示，在等離子體蝕刻裝置20中，在處理室21a內(nèi)使用灰化用氣體26d產(chǎn)生灰化用等離子體，通過灰化除去以樹脂為主成分的耐蝕刻層3。由此，分割為單片的元件芯片10的第一面10a成為暴露的狀態(tài)。

接下來，在上述的分割工序之后執(zhí)行保護(hù)膜形成工序。即，在等離子體蝕刻裝置20中，在處理室21a內(nèi)使用作為包含氟化碳的氣體的第二氣體26b產(chǎn)生第二等離子體p2，并如圖8b所示，在彼此隔開間隔保持在載體4上的狀態(tài)下，將元件芯片10暴露于第二等離子體p2。由此，在元件芯片10的第一面10a、側(cè)面10c分別形成保護(hù)膜12a、12c。

在該保護(hù)膜形成工序中，關(guān)于對多個凸部e進(jìn)行被覆并形成在側(cè)面10c的保護(hù)膜12c的詳細(xì)形狀(參照圖5a和圖5b)以及優(yōu)點(diǎn)、效果，與第一實(shí)施例相同。此外，在形成這些保護(hù)膜時(shí)，作為第二等離子體p2的原料氣體，也可以使用氟化碳和氦的混合氣體，由此帶來的優(yōu)點(diǎn)、效果也與第一實(shí)施例相同。另外，在該保護(hù)膜形成工序中，對載置載體4的載置臺施加高頻偏置。由此，可促進(jìn)離子向元件芯片10的入射，能夠形成更致密且粘合性更高的保護(hù)膜。

接著，執(zhí)行用于除去在保護(hù)膜形成工序中形成的保護(hù)膜中的不需要的部分的保護(hù)膜除去工序。在上述的保護(hù)膜形成工序中，在元件芯片10的側(cè)面10c形成保護(hù)膜的同時(shí)，在第一面10a也形成了保護(hù)膜12a(參照圖8b)。因?yàn)椴恍枰摫Ｗo(hù)膜12a，所以使用第三等離子體p3進(jìn)行除去該保護(hù)膜12a的等離子體處理。

即，在等離子體蝕刻裝置20中，在處理室21a內(nèi)使用成分為氬氣、氧氣的第三氣體26c產(chǎn)生第三等離子體p3，并如圖8c所示，在彼此隔開間隔保持在載體4上的狀態(tài)下，將元件芯片10暴露于第三等離子體p3。由此，使形成在元件芯片10的側(cè)面10c的保護(hù)膜12c殘留，并通過第三等離子體p3的蝕刻作用除去在元件芯片10中暴露在上表面的形成在第一面10a的保護(hù)膜12a。由此，彼此隔開間隔保持在載體4上的元件芯片10的第一面10a成為暴露的狀態(tài)，附著在載體4的上表面的保護(hù)膜12d也被除去。

在上述的保護(hù)膜除去工序中，對載置載體4的載置臺施加高頻偏置。由此，能夠提高第三等離子體p3的蝕刻作用的各向異性。因此，能夠可靠地除去暴露在上表面的第一面10a的保護(hù)膜12a，能夠抑制作用于元件芯片10的側(cè)面10c的保護(hù)膜12c的蝕刻作用而使保護(hù)膜12c殘留。

接著，參照圖9a～圖9d，示出通過本實(shí)施方式所示的元件芯片的制造方法制造的元件芯片10的變形例。這些元件芯片10均具備具有元件區(qū)域2a的第一面10a、第一面10a的相反側(cè)的第二面10b、以及連結(jié)第一面10a和第二面10b的側(cè)面10c。而且，如圖5a、圖5b以及圖6所示，是如下結(jié)構(gòu)，即，在側(cè)面10c形成有多個凸部e，側(cè)面10c的至少凸部e被保護(hù)膜12c所被覆。

圖9a和圖9b示出通過圖1a～圖1c以及圖2a～圖2c所示的第一實(shí)施例的元件芯片的制造方法制造的元件芯片10a、元件芯片10b。即，圖9a所示的元件芯片10a是如下狀態(tài)，即，不僅殘留了形成在側(cè)面10c的保護(hù)膜12c，而且還在第二面10b殘留有保護(hù)膜12b。在圖9b所示的元件芯片10b中，從第二面10b除去了保護(hù)膜12b。

此外，圖9c和圖9d示出通過圖7a～圖7c以及圖8a～圖8c所示的第二實(shí)施例的元件芯片的制造方法制造的元件芯片10c、元件芯片10d。圖9c所示的元件芯片10c是如下狀態(tài)，即，不僅殘留了形成在側(cè)面10c的保護(hù)膜12c，還在元件部2側(cè)的第一面10a殘留有保護(hù)膜12a。在圖9d所示的元件芯片10d中，從第一面10a除去了保護(hù)膜12a。

在上述結(jié)構(gòu)的元件芯片10a～10d中，至少在側(cè)面10c中的在安裝過程中與導(dǎo)電性粘接材料接觸的范圍形成有具有抑制導(dǎo)電性粘接材料的浸潤擴(kuò)展的表面性狀的保護(hù)膜12c，因此能夠抑制安裝過程中的導(dǎo)電性材料的爬升。進(jìn)而，在本實(shí)施方式中，以覆蓋形成在側(cè)面10c的多個凸部e的方式形成有保護(hù)膜12c，因此能夠增大側(cè)面10c的實(shí)質(zhì)性的表面積而提高元件芯片10的安裝過程中的導(dǎo)電性材料的爬升抑制效果。

本公開的元件芯片的制造方法具有能夠抑制安裝過程中的導(dǎo)電性材料的爬升的效果，在將具有多個元件區(qū)域的基板按每個元件區(qū)域進(jìn)行分割來制造元件芯片的領(lǐng)域中是有用的。