本公開的實(shí)施方式涉及存儲器件。更具體地，本公開的實(shí)施方式涉及具有交叉點(diǎn)結(jié)構(gòu)(cross-pointstructure)的存儲器件。

背景技術(shù)：

隨著電子器件的尺寸已被減小，半導(dǎo)體存儲器件的集成已被增大。因此，三維交叉點(diǎn)存儲器件已經(jīng)被研究以被按比例縮小，所述三維交叉點(diǎn)存儲器件包括多個(gè)布置在彼此交叉的兩個(gè)電極的相交點(diǎn)處的存儲單元。然而，在按比例縮小的工藝中，由于用于形成三維交叉點(diǎn)陣列存儲器件的層的厚度也被減小，暴露于高溫工藝的層能被輕易損壞并劣化。因此，三維交叉點(diǎn)存儲器件的電特性可以劣化。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)示例實(shí)施方式，一種存儲器件可以包括：襯底；多條第一導(dǎo)線，所述多條第一導(dǎo)線在襯底上，其在平行于襯底的頂表面的第一方向上延伸并且在交叉第一方向的第二方向上彼此間隔開；多條第二導(dǎo)線，所述多條第二導(dǎo)線在所述多條第一導(dǎo)線之上，其在第二方向上延伸并且在第一方向上彼此間隔開；多條第三導(dǎo)線，所述多條第三導(dǎo)線在所述多條第二導(dǎo)線之上，其在第一方向上延伸并且在第二方向上彼此間隔開；多個(gè)第一存儲單元，所述多個(gè)第一存儲單元在所述多條第一導(dǎo)線和所述多條第二導(dǎo)線的各交點(diǎn)處，所述多個(gè)第一存儲單元中的每個(gè)包括第一選擇元件層和第一可變電阻層；以及多個(gè)第二存儲單元，所述多個(gè)第二存儲單元在所述多條第二導(dǎo)線和所述多條第三導(dǎo)線的各交點(diǎn)處，所述多個(gè)第二存儲單元中的每個(gè)包括第二選擇元件層和第二可變電阻層。第一選擇元件層在垂直于第一和第二方向的第三方向上的第一高度可以不同于第二選擇元件層在第三方向上的第二高度。第一和第二可變電阻層可以由相同材料制成，并且第一和第二選擇元件層可以由相同材料制成。

根據(jù)示例實(shí)施方式，一種存儲器件可以包括：襯底；多條第一導(dǎo)線，所述多條第一導(dǎo)線在襯底上，其在平行于襯底的頂表面的第一方向上延伸并且在交叉第一方向的第二方向上彼此間隔開；多條第二導(dǎo)線，所述多條第二導(dǎo)線在所述多條第一導(dǎo)線之上，其在第二方向上延伸并且在第一方向上彼此間隔開；多條第三導(dǎo)線，所述多條第三導(dǎo)線在所述多條第二導(dǎo)線之上，其在第一方向上延伸并且在第二方向上彼此間隔開；多個(gè)第一存儲單元，所述多個(gè)第一存儲單元在所述多條第一導(dǎo)線和所述多條第二導(dǎo)線的各交點(diǎn)處，所述多個(gè)第一存儲單元中的每個(gè)包括在垂直于第一和第二方向的第三方向上被順序堆疊的第一選擇元件層和第一可變電阻層；以及多個(gè)第二存儲單元，所述多個(gè)第二存儲單元在所述多條第二導(dǎo)線和所述多條第三導(dǎo)線的各交點(diǎn)處，所述多個(gè)第二存儲單元中的每個(gè)包括在第三方向上被順序堆疊的第二選擇元件層和第二可變電阻層。第一選擇元件層在第三方向上的厚度大于第二選擇元件層在第三方向上的厚度。第一和第二可變電阻層可以由相同材料制成，并且第一和第二選擇元件層可以由相同材料制成。

根據(jù)示例實(shí)施方式，一種存儲器件可以包括：襯底；布置在襯底上的第一字線層；布置在第一字線層上的公共位線層；第二字線層，第二字線層被布置在公共位線上使得公共位線層垂直地在第一字線層和第二字線層之間；第一存儲單元層，第一存儲單元層包括垂直堆疊的第一可變電阻層和第一雙向閾值開關(guān)層，第一存儲單元層在垂直方向上被布置在第一字線層和公共位線層之間；以及第二存儲單元層，第二存儲單元層包括垂直堆疊的第二可變電阻層和第二雙向閾值開關(guān)層，第二存儲單元層在垂直方向上被布置在第二字線層和公共位線層之間。第一和第二可變電阻層可以由相同材料制成，并且第一和第二雙向閾值開關(guān)層可以由相同材料形成。第一雙向閾值開關(guān)層在垂直方向上的第一厚度可以不同于第二雙向閾值開關(guān)層在垂直方向上的第二厚度。

附圖說明

由以下結(jié)合幅圖的詳細(xì)描述，本公開的示例實(shí)施方式將被更清楚地理解，其中：

圖1是示出根據(jù)示例實(shí)施方式的存儲器件的等效電路圖；

圖2是根據(jù)示例實(shí)施方式的存儲器件的透視剖視圖，圖3是示出根據(jù)示例實(shí)施方式的沿圖2的線a-a'和b-b'截取的剖面的剖視圖；

圖4是示出雙向閾值開關(guān)(ots)元件的表示ots性能的電壓-電流曲線的示意曲線圖；

圖5a和5b是示出根據(jù)示例實(shí)施方式的具有堆疊的交叉點(diǎn)結(jié)構(gòu)的存儲器件的操作方法的示意圖；

圖6示出關(guān)于分別向ots元件施加正電壓和負(fù)電壓的電壓-電流曲線圖；

圖7到13是分別示出根據(jù)示例實(shí)施方式的存儲器件的剖視圖；

圖14是示出根據(jù)示例實(shí)施方式的存儲器件的透視圖，圖15是根據(jù)示例實(shí)施方式的沿圖14的線2a-2a'截取的剖視圖；

圖16a到16i是示出根據(jù)示例實(shí)施方式的制造存儲器件的方法的多個(gè)階段的剖視圖；

圖17是示出根據(jù)某些實(shí)施方式的存儲器件的框圖；以及

圖18是示出根據(jù)某些實(shí)施方式的電子系統(tǒng)的框圖。

具體實(shí)施方式

現(xiàn)在將在下文中參考附圖更充分地描述本公開，附圖中本發(fā)明構(gòu)思的示例實(shí)施方式被示出。然而，本發(fā)明構(gòu)思可以以不同的形式被實(shí)施，并且不應(yīng)被解釋為限于此處闡釋的實(shí)施方式。

圖1是示出根據(jù)示例實(shí)施方式的存儲器件的等效電路圖。

當(dāng)在此處使用時(shí)，半導(dǎo)體器件可以指諸如圖1-3和7-15中示出的各種各樣的器件中的任意種，并且還可以例如指諸如半導(dǎo)體芯片(例如形成在管芯上的存儲芯片和/或邏輯芯片)、半導(dǎo)體芯片的疊堆、包括堆疊在封裝基板上的一個(gè)或更多半導(dǎo)體芯片的半導(dǎo)體封裝或者包括多個(gè)封裝的封裝上封裝器件的器件。這些器件可以利用球柵陳列、引線接合、貫通襯底通路或其它電連接元件形成，并且可以包括諸如易失性或非易失性存儲器件的存儲器件。

當(dāng)在此處使用時(shí)，電子裝置可以指這些半導(dǎo)體器件，但是此外可以包括含有這些器件的產(chǎn)品，諸如存儲模塊，存儲卡，包括附加部件的硬盤驅(qū)動器，或者移動電話、膝上電腦、平板電腦、臺式電腦、照相機(jī)或其它消費(fèi)電子設(shè)備等。

參考圖1，存儲器件100可以包括下部字線wl11和wl12，上部字線wl21和wl22，公共位線bl1、bl2、bl3和bl4，第一存儲單元mc1，以及第二存儲單元mc2。下部字線wl11和wl12可以在x方向(例如被稱作第一方向)上延伸并且可以在交叉第一方向的y方向(例如被稱作第二方向)上彼此間隔開。上部字線wl21和wl22可以在垂直于第一和第二方向的z方向(例如被稱作第三方向或垂直方向)上與下部字線wl11和wl12間隔開，可以在第一方向上延伸，并且可以在第二方向上彼此間隔開。公共位線bl1、bl2、bl3和bl4可以被布置在下部字線wl11和wl12與上部字線wl21和wl22之間以在第三方向上與下部和上部字線wl11、wl12、wl21和wl22間隔開。公共位線bl1、bl2、bl3和bl4可以在第二方向上延伸并且可以在第一方向上彼此間隔開。

第一存儲單元mc1和第二存儲單元mc2可以分別被布置在公共位線bl1、bl2、bl3和bl4與下部字線wl11和wl12之間以及在公共位線bl1、bl2、bl3和bl4與上部字線wl21和wl22之間。更具體地，第一存儲單元mc1可以被布置在公共位線bl1、bl2、bl3和bl4與下部字線wl11和wl12的各交點(diǎn)(或交叉點(diǎn))處，并且每個(gè)可以包括用于存儲信息的可變電阻層me和用于選擇存儲單元的選擇元件sw。第一存儲單元mc1可以在第一和第二方向上按二維方式布置以形成第一存儲單元層。第二存儲單元mc2可以被布置在公共位線bl1、bl2、bl3和bl4與上部字線wl21和wl22的各交點(diǎn)(或交叉點(diǎn))處，并且每個(gè)可以包括用于存儲信息的可變電阻層me和用于選擇存儲單元的選擇元件sw。第二存儲單元mc2可以在第一和第二方向上按二維方式布置以形成第二存儲單元層。選擇元件sw可以被稱作開關(guān)元件或存取元件(accesselement)。

第一存儲單元mc1和第二存儲單元mc2可以在第三方向上被布置為具有相同結(jié)構(gòu)。如圖1所示，在第一存儲單元mc1在下部字線wl11和公共位線bl1之間的情況下，可變電阻層me可以被電連接到公共位線bl1，選擇元件sw可以被電連接到下部字線wl11，并且可變電阻層me可以與選擇元件sw串聯(lián)連接。此外，在第二存儲單元mc2在上部字線wl21和公共位線bl1之間的情況下，可變電阻層me可以被電連接到上部字線wl21，選擇元件sw可以被電連接到公共位線bl1，并且可變電阻層me可以與選擇元件sw串聯(lián)連接。然而，本發(fā)明構(gòu)思的多個(gè)方面不限于此。在一些示例中，在第一和第二存儲單元mc1和mc2中的每個(gè)中，可變電阻層me和選擇元件sw的布置可以被翻轉(zhuǎn)而與圖1中示出的不同。例如，第一和第二存儲單元mc1和mc2可以被布置成在第三方向上相對于公共位線bl1、bl2、bl3和bl4對稱。例如，在第一存儲單元mc1中，可變電阻層me可以被連接到下部字線wl11和wl12，并且選擇元件sw可以被連接到公共位線bl1、bl2、bl3和bl4，在第二存儲單元mc2中，可變電阻層me可以被連接到上部字線wl21和wl22，并且選擇元件sw可以被連接到公共位線bl1、bl2、bl3和bl4，使得第一存儲單元mc1中的每個(gè)和第二存儲單元mc2中的每個(gè)可以相對于公共位線bl1、bl2、bl3和bl4中相應(yīng)的一個(gè)被對稱布置。

在下文中，存儲器件100的操作方法將被描述。

例如，電壓可以通過下部和上部字線wl11、wl12、wl21和wl22以及公共位線bl1、bl2、bl3和bl4被施加到第一存儲單元mc1中的任一個(gè)的可變電阻層me或者第二存儲單元mc2中的任一個(gè)的可變電阻層me以允許電流在可變電阻層me中流動?？勺冸娮鑼觤e可以包括例如能夠在第一狀態(tài)和不同于第一狀態(tài)的第二狀態(tài)之間可逆地變化的相變材料，但是不限于此。在一些實(shí)施方式中，可變電阻層me可以包括其電阻值根據(jù)所施加的電壓改變的任意種類的可變電阻材料。例如，根據(jù)向第一和第二存儲單元mc1和mc2中被選擇的一個(gè)的可變電阻層me施加的電壓，可變電阻層me的電阻值可以在第一狀態(tài)和第二狀態(tài)之間被可逆地改變。

根據(jù)可變電阻層me的電阻改變，諸如“0”或“1”的數(shù)字?jǐn)?shù)據(jù)可以被存儲在第一和第二存儲單元mc1和mc2中并且可以被從第一和第二存儲單元mc1和mc2擦除。例如，在第一和第二存儲單元mc1和mc2中，高電阻狀態(tài)可以被寫作數(shù)據(jù)“0”，低電阻狀態(tài)可以被寫作數(shù)據(jù)“1”。在這里，從高電阻狀態(tài)(“0”數(shù)據(jù)狀態(tài))到低電阻狀態(tài)(“1”數(shù)據(jù)狀態(tài))的電阻改變操作可以被稱為“設(shè)置”操作，從低電阻狀態(tài)(“1”數(shù)據(jù)狀態(tài))到高電阻狀態(tài)(“0”數(shù)據(jù)狀態(tài))的電阻改變操作可以被稱為“重置”操作。然而，示例實(shí)施方式不限于高電阻狀態(tài)(“0”數(shù)據(jù)狀態(tài))和低電阻狀態(tài)(“1”數(shù)據(jù)狀態(tài))的數(shù)字?jǐn)?shù)據(jù)。例如，存儲單元mc1和mc2可以存儲各種各樣的電阻狀態(tài)。

通過選擇字線wl11、wl12、wl21和wl22中的一個(gè)以及公共位線bl1、bl2、bl3和bl4中的一個(gè)，第一和第二存儲單元mc1和mc2中的任意存儲單元可以被尋址。通過在字線wl11、wl12、wl21和wl22中相應(yīng)的一個(gè)以及公共位線bl1、bl2、bl3和bl4中相應(yīng)的一個(gè)之間施加某信號，第一和第二存儲單元mc1和mc2中相應(yīng)的一個(gè)可以被編程，并且通過測量通過公共位線bl1、bl2、bl3和bl4中相應(yīng)的一個(gè)的電流值，取決于第一和第二存儲單元mc1和mc2中相應(yīng)的一個(gè)的可變電阻層me的電阻值的信息可以被讀取。

在示例實(shí)施方式中，第一存儲單元mc1的選擇元件sw的閾值電壓可以與第二存儲單元mc2的選擇元件sw的閾值電壓基本相同。例如，在第一存儲單元mc1的選擇元件sw的閾值電壓和第二存儲單元mc2的選擇元件sw的閾值電壓之間的大小的差異可以小于第一存儲單元mc1的選擇元件sw的閾值電壓的10％。例如，第一和第二存儲單元mc1和mc2的選擇元件sw的閾值電壓之間的大小差異可以小于0.5v。由于第一和第二存儲單元mc1和mc2的選擇元件sw的閾值電壓之間的大小差異可以更小，所以讀取/寫入操作中的感測裕度可以被改善或增大，從而減小或防止讀取/寫入的失敗。結(jié)果，存儲器件100可以具有改善的可靠性。

圖2是根據(jù)示例實(shí)施方式的存儲器件的透視剖視圖，圖3是示出根據(jù)示例實(shí)施方式的沿圖2的線a-a'和b-b'截取的剖面的剖視圖。

參考圖2和3，存儲器件100可以包括在襯底101上的第一導(dǎo)線層110l、第二導(dǎo)線層120l、第三導(dǎo)線層130l、第一存儲單元層mcl1和第二存儲單元層mcl2。

存儲器件100還可以包括布置在襯底上的層間絕緣層105。層間絕緣層105可以包括諸如硅氧化物的氧化物和諸如硅氮化物的氮化物，并且可以將第一導(dǎo)線層110l與襯底101電隔離。

第一導(dǎo)線層110l可以包括在第一方向(x方向)上延伸并且在第二方向(y方向)上彼此間隔開的多條第一導(dǎo)線110。第二導(dǎo)線層120l可以被布置在第一導(dǎo)線層110l上，可以包括在第二方向上延伸并且在第一方向上彼此間隔開的多條第二導(dǎo)線120。第三導(dǎo)線層130l可以被布置在第二導(dǎo)線層120l上，可以包括在第一方向上延伸并且在第二方向上彼此間隔開的多條第三導(dǎo)線130。所述多條第三導(dǎo)線130和所述多條第一導(dǎo)線110可以在第三方向(z方向)上位于不同高度，但是可以基本上具有相同的布置。

就存儲器件的操作而言，所述多條第一導(dǎo)線110和所述多條第三導(dǎo)線130可以相應(yīng)于字線(例如圖1的字線wl11、wl12、wl21和wl22)，并且所述多條第二導(dǎo)線120可以相應(yīng)于位線(例如圖1的公共位線bl1、bl2、bl3和bl4)。在一些實(shí)施方式中，所述多條第一導(dǎo)線110和所述多條第三導(dǎo)線130可以相應(yīng)于位線(例如圖1的公共位線bl1、bl2、bl3和bl4)，并且所述多條第二導(dǎo)線120可以相應(yīng)于字線(例如圖1的字線wl11、wl12、wl21和wl22)。在所述多條第一導(dǎo)線110和所述多條第三導(dǎo)線130相應(yīng)于字線的情況下，所述多條第一導(dǎo)線110可以相應(yīng)于下部字線(例如圖1的下部字線wl11和wl12)并且所述多條第三導(dǎo)線130可以相應(yīng)于上部字線(例如圖1的上部字線wl21和wl22)。由于所述多條第二導(dǎo)線120可以被所述多條第一導(dǎo)線110(即下部字線)和所述多條第三導(dǎo)線130(即上部字線)共同共享，所以所述多條第二導(dǎo)線120可以相應(yīng)于公共位線。

所述多條第一導(dǎo)線110、所述多條第二導(dǎo)線120和所述多條第三導(dǎo)線130中的各導(dǎo)線可以包括金屬、導(dǎo)電金屬氮化物、導(dǎo)電金屬氧化物或者其組合。在示例實(shí)施方式中，所述多條第一導(dǎo)線110、所述多條第二導(dǎo)線120和所述多條第三導(dǎo)線130中的各導(dǎo)線可以包括w、wn、au、ag、cu、al、tialn、ir、pt、pd、ru、zr、rh、ni、co、cr、sn、zn、ito、其合金或其組合。在一實(shí)施方式中，所述多條第一導(dǎo)線110、所述多條第二導(dǎo)線120和所述多條第三導(dǎo)線130中的各導(dǎo)線可以包括金屬層和覆蓋金屬層的至少一部分的導(dǎo)電阻擋層。導(dǎo)電阻擋層可以包括例如ti、tin、ta、tan或其組合。

第一存儲單元層mcl1可以包括多個(gè)第一存儲單元140-1(例如圖1的第一存儲單元mc1)，其在第一和第二方向上彼此間隔開以按二維排列。第二存儲單元層mcl2可以包括多個(gè)第二存儲單元140-2(例如圖1的第二存儲單元mc2)，其在第一和第二方向上彼此間隔開以按二維排列。

如圖2所示，所述多條第二導(dǎo)線120可以交叉所述多條第一導(dǎo)線110并且所述多條第三導(dǎo)線130可以交叉所述多條第二導(dǎo)線120。第一存儲單元140-1可以被布置在第一導(dǎo)線層110l和第二導(dǎo)線層120l之間并且在所述多條第一導(dǎo)線110和所述多條第二導(dǎo)線120的各交點(diǎn)處。第二存儲單元140-2可以被布置在第二導(dǎo)線層120l和第三導(dǎo)線層130l之間并且在所述多條第二導(dǎo)線120和所述多條第三導(dǎo)線130的各交點(diǎn)處。

第一存儲單元140-1和第二存儲單元140-2可以每個(gè)具有諸如正方形柱的柱形結(jié)構(gòu)，但是不限于此。例如，第一存儲單元140-1和第二存儲單元140-2可以每個(gè)具有諸如圓柱、橢圓柱或者多邊形柱的各種柱形。根據(jù)其形成方法，第一存儲單元140-1和第二存儲單元140-2可以每個(gè)具有大于其上部的下部(例如比上部的寬度更大的下部的寬度)或者大于其下部的上部(例如比下部的寬度更大的上部的寬度)。在一些實(shí)施方式中，第一存儲單元140-1和第二存儲單元140-2可以每個(gè)具有基本豎直的側(cè)壁，從而在其下部和上部幾乎沒有寬度差異。盡管第一存儲單元140-1和第二存儲單元140-2在除圖2和3之外的其它圖中也被示為具有基本豎直的側(cè)壁，但是第一存儲單元140-1和第二存儲單元140-2可以每個(gè)具有比其上部更大或更小的下部。

第一存儲單元140-1可以每個(gè)包括順序布置(或堆疊)在襯底101上的第一電極層141-1、第一選擇元件層143-1、第二電極層145-1、第三電極層147-1、第一可變電阻層149-1以及第四電極層148-1。第二存儲單元140-2可以每個(gè)包括順序布置(或堆疊)在第一存儲單元層mcl1(或所述多條第二導(dǎo)線120)上的第五電極層141-2、第二選擇元件層143-2、第六電極層145-2、第七電極層147-2、第二可變電阻層149-2以及第八電極層148-2。第一和第二存儲單元140-1和140-2可以基本上具有相同的結(jié)構(gòu)和相同的材料。因此，為了簡潔，將在下文中主要描述第一存儲單元140-1。

第一可變電阻層149-1(例如圖1的可變電阻層me)可以包括能夠根據(jù)加熱時(shí)間在第一狀態(tài)和第二狀態(tài)之間可逆地變化的相變材料。例如，可變電阻層149-1可以包括一材料，其相能由于由施加到可變電阻層149-1的兩端的電壓產(chǎn)生的焦耳熱而被可逆地改變，并且其電阻能由相變改變。更具體地，相變材料可以在非晶相表現(xiàn)出高電阻狀態(tài)并且可以在結(jié)晶相表現(xiàn)出低電阻狀態(tài)。高電阻狀態(tài)可以被定義為“0”狀態(tài)，低電阻狀態(tài)可以被定義為“1”狀態(tài)，并且數(shù)據(jù)可以被存儲在第一可變電阻層149-1中。

在一些實(shí)施方式中，第一可變電阻層149-1可以包括來自周期表的vi族的一種或更多種元素(例如一種或更多種硫族元素)并且可選地可以包括來自iii族、iv族和/或v族的一種或更多種化學(xué)改性劑。第一可變電阻層149-1可以包括ge-sb-te。這里使用的由連字符(-)表示的化學(xué)成分符號表示具體混合物或化合物中包含的元素，并且用于表示包含所代表的元素的所有化學(xué)結(jié)構(gòu)。例如，ge-sb-te材料可以包括ge2sb2te5、ge2sb2te7、ge1sb2te4或者ge1sb4te7。

除ge-sb-te材料之外，第一可變電阻層149-1可以包括各種各樣的相變材料。例如，第一可變電阻層149-1可以包括ge-te、sb-te、in-se、ga-sb、in-sb、as-te、al-te、bi-sb-te(bst)、in-sb-te(ist)、ge-sb-te、te-ge-as、te-sn-se、ge-se-ga、bi-se-sb、ga-se-te、sn-sb-te、in-sb-ge、in-ge-te、ge-sn-te、ge-bi-te、ge-te-se、as-sb-te、sn-sb-bi、ge-te-o、te-ge-sb-s、te-ge-sn-o、te-ge-sn-au、pd-te-ge-sn、in-se-ti-co、ge-sb-te-pd、ge-sb-te-co、sb-te-bi-se、ag-in-sb-te、ge-sb-se-te、ge-sn-sb-te、ge-te-sn-ni、ge-te-sn-pd、ge-te-sn-pt、in-sn-sb-te、as-ge-sb-te和其組合中的至少一種。

構(gòu)成第一可變電阻層149-1的元素可以具有各種化學(xué)計(jì)量比。根據(jù)元素的化學(xué)計(jì)量比，第一可變電阻層149-1的晶化溫度、熔化溫度、取決于晶化能的相變速率、以及數(shù)據(jù)保持特性可以被控制。

第一可變電阻層149-1還可以包括至少一種雜質(zhì)元素。該雜質(zhì)元素可以例如包括碳(c)、氮(n)、硅(si)、鉍(bi)和錫(sn)中的至少一種。存儲器件100的工作電流可以通過雜質(zhì)元素改變。此外，第一可變電阻層149-1還可以包括金屬。例如，第一可變電阻層149-1可以包括鋁(al)、鎵(ga)、鋅(zn)、鈦(ti)、鉻(cr)、錳(mn)、鐵(fe)、鈷(co)、鎳(ni)、鉬(mo)、釕(ru)、鈀(pa)、鉿(hf)、鉭(ta)、銥(ir)、鉑(pt)、鋯(zr)、鉈(tl)、鉛(pb)和釙(po)中的至少一種。金屬可以增加第一可變電阻層149-1的導(dǎo)電性和導(dǎo)熱性以增加其晶化速率，從而增加設(shè)置編程速度。此外，金屬可以改善第一可變電阻層149-1的數(shù)據(jù)保持特性。

第一可變電阻層149-1可以包括多層結(jié)構(gòu)，其中具有不同物理性質(zhì)的兩個(gè)或更多層被堆疊。構(gòu)成多層結(jié)構(gòu)的多個(gè)層的數(shù)量和厚度可以不被限制。阻擋層可以被進(jìn)一步插置在構(gòu)成多層結(jié)構(gòu)的多個(gè)層之間。阻擋層可以起防止多個(gè)層之間的材料的擴(kuò)散的作用。當(dāng)多個(gè)層的后續(xù)層被形成時(shí)，阻擋層可以減小多個(gè)層的先前層包含的材料的擴(kuò)散。

第一可變電阻層149-1可以包括由包括不同材料并且彼此交替堆疊的多個(gè)層構(gòu)成的超晶格結(jié)構(gòu)。例如，第一可變電阻層149-1可以包括由ge-te形成的第一層和由sb-te形成的第二層交替堆疊的堆疊結(jié)構(gòu)。然而，第一層和第二層不限于此，并且可以包括以上描述的各種各樣的材料。

作為第一可變電阻層149-1的相變材料可以在以上被描述，但是本發(fā)明構(gòu)思的方面不限于此。存儲器件100的第一可變電阻層149-1可以包括具有電阻改變性能的各種各樣的材料。

在一些實(shí)施方式中，在第一可變電阻層149-1包括過渡金屬氧化物的情況下，存儲器件100可以是電阻式隨機(jī)存取存儲(reram)器件。在包括過渡金屬氧化物的第一可變電阻層149-1中，通過編程操作至少一個(gè)電路徑可以形成或消失。當(dāng)電路徑形成時(shí)第一可變電阻層149-1可以具有低電阻值，并且當(dāng)電路徑消失時(shí)第一可變電阻層149-1可以具有高電阻值。通過利用電阻值上的差異，存儲器件100可以存儲數(shù)據(jù)。

在第一可變電阻層149-1包括過渡金屬氧化物的情況下，過渡金屬氧化物可以包括ta、zr、ti、hf、mn、y、ni、co、zn、nb、cu、fe和cr中的至少一種。例如，包括過渡金屬氧化物的第一可變電阻層149-1可以包括由ta2o5-x、zro2-x、tio2-x、hfo2-x、mno2-x、y2o3-x、nio1-y、nb2o5-x、cuo1-y和fe2o3-x中的至少一種形成的單層或多層。在以上材料中，x值和y值可以分別在0≤x≤1.5和0≤y≤0.5的范圍內(nèi)選擇，但是不限于此。

在另外的實(shí)施方式中，在第一可變電阻層149-1包括包含由磁材料形成的兩個(gè)電極和插置在該兩個(gè)電極之間的電介質(zhì)層的磁隧道結(jié)(mtj)結(jié)構(gòu)的情況下，存儲器件100可以是磁隨機(jī)存取存儲(mram)器件。

該兩電極中的一個(gè)可以是磁化被釘扎層，該兩電極中的另一個(gè)可以是磁化自由層。電介質(zhì)層可以是隧道勢壘層。磁化被釘扎層可以具有被釘扎的磁化方向，磁化自由層可以具有平行或反平行于磁化被釘扎層的被釘扎的磁化方向的可變磁化方向。磁化被釘扎層和磁化自由層的磁化方向可以平行于隧道勢壘層的表面，但是不限于此。磁化被釘扎層和磁化自由層的磁化方向可以垂直于隧道勢壘層的表面。

在磁化自由層的磁化方向平行于磁化被釘扎層的磁化方向的情況下，第一可變電阻層149-1可以具有第一電阻值?；蛘?，在磁化自由層的磁化方向反平行于磁化被釘扎層的磁化方向的情況下，第一可變電阻層149-1可以具有第二電阻值。通過利用第一和第二電阻值之間的差異，存儲器件100可以存儲數(shù)據(jù)。磁化自由層的磁化方向可以由編程電流中的電子的自旋轉(zhuǎn)矩改變。

磁化被釘扎層和磁化自由層可以包括磁材料。磁化被釘扎層還可以包括固定磁化被釘扎層中的鐵磁材料的磁化方向的反鐵磁材料。隧道勢壘層可以包括包含mg、ti、al、mgzn和mgb中的至少一種的氧化物，但是不限于此。

第一選擇元件層143-1(例如圖1的選擇元件sw)可以充當(dāng)用于控制電流流動的電流控制層。第一選擇元件層143-1可以包括其電阻能根據(jù)施加于其兩端的電壓被改變的材料層。例如，第一選擇元件層143-1可以包括具有雙向閾值開關(guān)(ots)性質(zhì)的材料層。在第一選擇元件層143-1包括具有ots性質(zhì)的材料層的情況下，第一選擇元件層143-1可以在小于第一選擇元件層143-1的閾值電壓的電壓被施加到第一選擇元件層143-1時(shí)，維持電流難以流動的高電阻狀態(tài)。當(dāng)大于第一選擇元件層143-1的閾值電壓的電壓被施加到第一選擇元件層143-1時(shí)，第一選擇元件層143-1可以處于低電阻狀態(tài)使得電流開始流動。當(dāng)通過第一選擇元件層143-1流動的電流小于維持電流(holdingcurrent)時(shí)，第一選擇元件層143-1可以被切換到高電阻狀態(tài)。第一選擇元件層143-1的ots性質(zhì)隨后將參考圖4被詳細(xì)描述。

第一選擇元件層143-1可以包括硫?qū)僭鼗锊牧献鳛閛ts材料層。第一選擇元件層143-1可以包括來自周期表的vi族的一種或更多種元素(例如硫族元素)并且可選地可以包括來自iii族、iv族和/或v族的一種或更多種化學(xué)改性劑。第一選擇元件層143-1中包含的硫族元素可以包括硫(s)、硒(se)和/或碲(te)。硫族元素可以以二價(jià)成鍵和孤對電子的存在為特征。二價(jià)成鍵可以在化合硫族元素以形成硫?qū)僭鼗锊牧蠒r(shí)導(dǎo)致鏈結(jié)構(gòu)和環(huán)結(jié)構(gòu)的形成，孤對電子可以提供用于形成導(dǎo)電絲(conductingfilament)的電子源。諸如鋁(al)、鎵(ga)、銦(in)、鍺(ge)、錫(sn)、硅(si)、磷(p)、砷(as)和銻(sb)的三價(jià)和四價(jià)改性劑可以進(jìn)入硫族元素的鏈結(jié)構(gòu)和環(huán)結(jié)構(gòu)并且可以影響硫?qū)僭鼗锏慕Y(jié)構(gòu)剛性。根據(jù)進(jìn)行晶化或其它結(jié)構(gòu)重排的能力，硫?qū)僭鼗锊牧系慕Y(jié)構(gòu)剛性可以導(dǎo)致硫?qū)僭鼗锊牧系某蔀殚撝甸_關(guān)材料和相變材料中的一種的分類。

在一些實(shí)施方式中，第一選擇元件層143-1可以包括硅(si)、碲(te)、砷(as)、鍺(ge)、銦(in)或其組合。例如，第一選擇元件層143-1可以包括約14％的硅(si)濃度，約39％的碲(te)濃度，約37％的砷(as)濃度，約9％的鍺(ge)濃度，約1％的銦(in)濃度。在這里，百分比是總計(jì)為100％的構(gòu)成元素的原子的原子百分比。

在一些實(shí)施方式中，第一選擇元件層143-1可以包括硅(si)、碲(te)、砷(as)、鍺(ge)、硫(s)、硒(se)或其組合。例如，第一選擇元件層143-1可以包括約5％的硅(si)濃度，約34％的碲(te)濃度，約28％的砷(as)濃度，約11％的鍺(ge)濃度，約21％的硫(s)濃度，以及約1％的硒(se)濃度。

在一些實(shí)施方式中，第一選擇元件層143-1可以包括碲(te)、砷(as)、鍺(ge)、硫(s)、硒(se)、銻(sb)或其組合。例如，第一選擇元件層143-1可以包括約21％的碲(te)濃度，約10％的砷(as)濃度，約15％的鍺(ge)濃度，約2％的硫(s)濃度，約50％的硒(se)濃度，以及約2％的銻(sb)濃度。

在根據(jù)示例實(shí)施方式的存儲器件100中，第一選擇元件層143-1不限于ots材料，而是包括能夠起選擇器件的作用的各種材料。例如，第一選擇元件層143-1可以包括二極管、隧道結(jié)、雙極結(jié)型晶體管或者離子-電子混合導(dǎo)電開關(guān)(miec)。

第一電極層141-1、第二電極層145-1、第三電極層147-1和第四電極層148-1可以充當(dāng)電路徑并且可以由導(dǎo)電材料形成。第一到第四電極層141-1、145-1、147-1和148-1可以包括金屬、導(dǎo)電金屬氮化物、導(dǎo)電金屬氧化物或者其組合。例如，第一到第四電極層141-1、145-1、147-1和148-1中的每個(gè)可以包括tin層，但是不限于此。在一些實(shí)施方式中，第一到第四電極層141-1、145-1、147-1和148-1中的每個(gè)可以包括由金屬或?qū)щ娊饘俚镄纬傻膶?dǎo)電層以及覆蓋導(dǎo)電層的至少一部分的至少一個(gè)導(dǎo)電阻擋層。導(dǎo)電阻擋層可以包括金屬氧化物、金屬氮化物或者其組合，但是不限于此。

在一些實(shí)施方式中，接觸第一可變電阻層149-1的第三電極層147-1和/或第四電極層148-1可以包括能夠產(chǎn)生足以改變第一可變電阻層149-1的相的熱的導(dǎo)電材料。例如，第三電極層147-1或第四電極層148-1可以包括難熔金屬、難熔金屬氮化物和/或碳基導(dǎo)電材料。第三電極層147-1或第四電極層148-1可以包括例如tin、tisin、tialn、tasin、taaln、tan、wsi、wn、tiw、mon、nbn、tibn、zrsin、wsin、wbn、zraln、moaln、tial、tion、tialon、won、taon、c、sic、sicn、cn、ticn、tacn或其組合。然而，第三電極層147-1或第四電極層148-1不限于此。

在一些實(shí)施方式中，加熱電極層可以被進(jìn)一步插置在第一可變電阻層149-1和第三電極層147-1之間或者第一可變電阻層149-1和第四電極層148-1之間。加熱電極層可以包括能夠產(chǎn)生足以改變可變電阻層149-1的相的熱的導(dǎo)電材料。例如，加熱電極層可以包括難熔金屬、難熔金屬氮化物或者碳基導(dǎo)電材料。加熱電極層可以包括例如tin、tisin、tialn、tasin、taaln、tan、wsi、wn、tiw、mon、nbn、tibn、zrsin、wsin、wbn、zraln、moaln、tial、tion、tialon、won、taon、c、sic、sicn、cn、ticn、tacn或其組合，但是不限于此。

盡管在圖2和3中第一可變電阻層149-1被示為布置在第一選擇元件層143-1上以及第二電極層145-1和第三電極層147-1被插置在其之間，但是本發(fā)明構(gòu)思的方面不限于此。與圖2和3中示出的不同，第一選擇元件層143-1被布置在第一可變電阻層149-1上以及第二電極層145-1和第三電極層147-1被插置在其之間，并且第一可變電阻層149-1可以被插置在第一電極層141-1和第二電極層145-1之間。例如，接觸第一可變電阻層149-1的第一電極層141-1和/或第二電極層145-1可以包括能夠產(chǎn)生足以改變第一可變電阻層149-1的相的熱的導(dǎo)電材料。此外，加熱電極層可以進(jìn)一步被插置在第一可變電阻層149-1和第一電極層141-1之間或者第一可變電阻層149-1和第二電極層145-1之間。

第一電極層141-1和第四電極層148-1可以被可選地形成。例如，第一電極層141-1和第四電極層148-1可以被省略。然而，第一電極層141-1和第四電極層148-1中的至少一個(gè)可以分別被布置在第一和第二導(dǎo)線110和120中的一個(gè)與第一選擇元件層143-1之間和/或在第一和第二導(dǎo)線110和120中的一個(gè)與第一可變電阻層149-1之間，以便于防止由于第一和第二導(dǎo)線110和120中的一個(gè)與第一選擇元件層143-1之間和/或第一和第二導(dǎo)線110和120中的一個(gè)與第一可變電阻層149-1之間的直接接觸產(chǎn)生的污染或接觸不良。

第二電極層145-1和第三電極層147-1中的至少一個(gè)可以必然地被布置在第一選擇元件層143-1和第一可變電阻層149-1之間。當(dāng)?shù)谝贿x擇元件層143-1以ots性質(zhì)為基礎(chǔ)時(shí)，第一選擇元件層143-1可以包括處于非晶態(tài)的硫?qū)僭鼗锊牧?。按照縮小存儲器件100的趨勢，在可變電阻層149-1、選擇元件層143-1、第二電極層145-1和第三電極層147-1中，其厚度、其寬度以及其間的距離可以被減小。因此，在存儲器件100操作時(shí)，加熱電極層(或者附加的加熱電極層未被形成時(shí)的第三電極層147-1)可以被加熱以導(dǎo)致第一可變電阻層149-1的相變，使得相鄰的第一選擇元件層143-1可以被熱影響。例如，第一選擇元件層143-1可以因來自相鄰的第一可變電阻層149-1的熱而部分晶化，從而導(dǎo)致第一選擇元件層143-1中的退化或損壞。因此，第二電極層145-1和第三電極層147-1中的至少一個(gè)可以必然地被布置在第一選擇元件層143-1和第一可變電阻層149-1之間以防止或減小第一選擇元件層143-1中的退化或損壞。

第一到第四電極層141-1、145-1、147-1和148-1可以由各種各樣的材料形成。根據(jù)加熱電極層的布置，第一到第四電極層141-1、145-1、147-1和148-1可以分別具有不同厚度。例如，在加熱電極層被插置在第三電極層147-1和可變電阻層149-1之間的情況下，第三電極層147-1和第二電極層145-1可以被形成為足夠厚以防止加熱電極層的熱被傳輸?shù)降谝贿x擇元件層143-1。當(dāng)加熱電極層不被形成并且第三電極層147-1由能夠產(chǎn)生足以改變第一可變電阻層149-1的相的熱的導(dǎo)電材料形成時(shí)，第二電極層145-1可以被形成為足夠厚以防止第三電極層147-1的熱被傳輸?shù)降谝贿x擇元件層143-1。例如，第二電極層145-1和第三電極層147-1可以具有10nm到100nm的厚度，但是不限于此。此外，第二電極層145-1和第三電極層147-1中的每個(gè)可以具有至少一個(gè)起阻擋熱的作用的熱阻擋層。在第二電極層145-1和第三電極層147-1中的每個(gè)具有兩個(gè)或者更多熱阻擋層的情況下，第二電極層145-1和第三電極層147-1中的每個(gè)可以具有熱阻擋層和電極材料層交替堆疊的堆疊結(jié)構(gòu)。

第一絕緣層162-1可以被布置在所述多條第一導(dǎo)線110之間。第一絕緣層162-1和第三絕緣層163可以被布置在第一存儲單元層mcl1的第一存儲單元140-1之間。例如，第一絕緣層162-1可以被設(shè)置在在第二方向(y方向)上排列的第一存儲單元140-1之間，第三絕緣層163可以被設(shè)置在在第一方向(x方向)上排列的第一存儲單元140-1之間。第三絕緣層163可以被設(shè)置在在第一方向上排列的第二導(dǎo)線120之間。第二絕緣層162-2可以被設(shè)置在第二存儲單元層mcl2的在第二方向上排列的第二存儲單元140-2之間并且可以被設(shè)置在在第二方向上排列的第三導(dǎo)線130之間。第一到第三絕緣層162-1、162-2和163可以由相同絕緣材料形成，或者第一到第三絕緣層162-1、162-2和163中的至少一個(gè)可以由與第一到第三絕緣層162-1、162-2和163中的其它個(gè)不同的材料形成。第一到第三絕緣層162-1、162-2和163中的每個(gè)可以由氧化物或者氮化物形成，并且可以使每個(gè)存儲單元層的存儲單元(或元件)彼此電隔離。在一些實(shí)施方式中，第一到第三絕緣層162-1、162-2和163中的至少一個(gè)可以由空氣間隔代替。例如，第一到第三絕緣層162-1、162-2和163中的至少一個(gè)可以不被形成，從而在第一存儲單元140-1之間和在第二存儲單元140-2之間形成空氣間隔。在空氣間隔被形成的情況下，具有某厚度的絕緣襯層可以被布置在空氣間隔與第一和第二存儲單元140-1和140-2中的至少一個(gè)之間。

如圖3中所示，第一存儲單元140-1的第一選擇元件層143-1在第三方向(圖2的z方向)上可以具有第一高度(或者厚度)h1，第二存儲單元140-2的第二選擇元件層143-2在第三方向上可以具有小于第一高度h1的第二高度(或者厚度)h2。在一些實(shí)施方式中，第一存儲單元140-1的第一選擇元件層143-1的第一高度h1可以在從10nm到500nm的范圍內(nèi)，第二存儲單元140-2的第二選擇元件層143-2的第二高度h2可以在從5nm到450nm的范圍內(nèi)，但是不限于此。

在一些實(shí)施方式中，第二選擇元件層143-2的第二高度h2可以在例如第一選擇元件層143-1的第一高度h1的50％到90％的范圍內(nèi)，但是不限于此。

第一選擇元件層143-1的第一高度h1和第二選擇元件層143-2的第二高度h2可以被控制，使得第一選擇元件層143-1的第一閾值電壓vt1的大小和第二選擇元件層143-2的第二閾值電壓vt2的大小基本相同。

在一些實(shí)施方式中，第一選擇元件層143-1的第一高度h1和第二選擇元件層143-2的第二高度h2可以被控制，使得第一選擇元件層143-1的第一閾值電壓vt1和第二選擇元件層143-2的第二閾值電壓vt2之間的大小差異小于0.5v。例如，第二選擇元件層143-2的第二閾值電壓vt2的大小可以比第一選擇元件層143-1的第一閾值電壓vt1的大小小或大少于0.5v。

在一些實(shí)施方式中，第一選擇元件層143-1的第一高度h1和第二選擇元件層143-2的第二高度h2可以被控制，使得第二選擇元件層143-2的第二閾值電壓vt2的大小在例如第一選擇元件層143-1的第一閾值電壓vt1的大小的80％到120％的范圍內(nèi)。第二選擇元件層143-2的第二閾值電壓vt2的大小可以在例如第一選擇元件層143-1的第一閾值電壓vt1的大小的90％到110％的范圍內(nèi)。

在第二選擇元件層143-2的第二閾值電壓vt2的大小在第一選擇元件143-1的第一閾值電壓vt1的大小的80％到120％的范圍內(nèi)的情況下，第一存儲單元mc1和第二存儲單元mc2的電性能上的差異可以被減小，從而增加存儲器件100的讀取/寫入操作的感測裕度。

在下文中，將參考圖4到6詳細(xì)描述具有雙向閾值開關(guān)(ots)性質(zhì)的選擇元件層143-1和143-2的閾值電壓和電性能之間的關(guān)系。

圖4是示出表示ots性能的雙向閾值開關(guān)(ots)元件的電壓-電流曲線40的示意曲線圖。圖4概要示出響應(yīng)于施加到ots元件的兩端的電壓流經(jīng)ots元件的電流。

參考圖4，第一曲線41可以表示電流不流經(jīng)ots元件的狀態(tài)下的電壓-電流關(guān)系。這里的ots元件可以起具有處于第一電壓電平43的閾值電壓vt的開關(guān)元件的作用。當(dāng)電壓從電流和電壓是零的狀態(tài)逐漸增大時(shí)，電流可以難以流經(jīng)ots元件，直到電壓達(dá)到閾值電壓vt(即第一電壓電平43)。然而，一旦電壓超過閾值電壓vt，流經(jīng)ots元件的電流就可以急劇增大，并且施加在ots元件兩端的電壓可以減小直到第二電壓電平44(或飽和電壓vs)。

第二曲線42可以表示電流流經(jīng)ots元件的狀態(tài)下的電壓-電流關(guān)系。當(dāng)流經(jīng)ots元件的電流增加為大于第一電流電平46時(shí)，施加到ots元件兩端的電壓可以增大而超過第二電壓電平44少許。例如，在流經(jīng)ots元件的電流從第一電流電平46顯著增大到第二電流電平47的同時(shí)，施加到ots元件兩端的電壓可以從第二電壓電平44輕微增加。例如，一旦電流流經(jīng)ots元件，施加在ots元件兩端的電壓可以幾乎被維持在飽和電壓(即第二電壓電平44)。當(dāng)電流減小到小于維持電流電平(即小于第一電流電平46)時(shí)，ots元件可以被切換回電阻態(tài)，從而有效阻擋電流直到電壓被增大直至閾值電壓vt。

圖5a和5b是示出根據(jù)示例實(shí)施方式的具有堆疊交叉點(diǎn)結(jié)構(gòu)的存儲器件的操作方法的示意圖。

圖5a和5b示出具有堆疊交叉點(diǎn)結(jié)構(gòu)的存儲器件的讀取操作或?qū)懭氩僮鳎谠摱询B交叉點(diǎn)結(jié)構(gòu)中，第一和第二下部存儲單元mc11和mc12以及第一和第二上部存儲單元mc21和mc22可以分別被布置在公共位線bl與公共位線bl下方的第一和第二下部字線wl11和wl12之間以及公共位線bl與公共位線bl上方的第一和第二上部字線wl21和wl22之間。

參考圖5a，在第一下部字線wl11和公共位線bl的交點(diǎn)處的第一下部存儲單元mc11可以被選擇。為選擇第一下部字線wl11，低電壓vlow(例如位線選擇電壓)可以被施加到公共位線bl并且字線選擇電壓vwl(sel)可以被施加到第一下部字線wl11。

例如，寫入操作可以被執(zhí)行以在第一下部存儲單元mc11中存儲數(shù)據(jù)(例如寫入操作可以通過重置操作和設(shè)置操作被執(zhí)行)，讀取操作可以被執(zhí)行以讀取第一下部存儲單元mc11中的存儲的數(shù)據(jù)。相對地具有更高的值的字線選擇電壓vwl(sel)可以被施加到被選擇的第一下部字線wl11，并且相對地具有更低的值的低電壓vlow可以被施加到公共位線bl，從而具有差值(vwl(sel)-vlow)的第一開關(guān)電壓可以被施加到第一下部存儲單元mc11兩端。第一開關(guān)電壓的大小可以大于具有ots性能的選擇元件sw的閾值電壓的大小。因此，第一下部存儲單元mc11的選擇元件sw可以被導(dǎo)通使得第一電流imc11經(jīng)第一下部存儲單元mc11的可變電阻層r流動。在一實(shí)施方式中，第一電流imc11的大小是可基于第一下部存儲單元mc11的可變電阻層r的電阻狀態(tài)(例如設(shè)置或重置)改變的。

同時(shí)，字線未選擇電壓vwl(unsel)可以被施加到未被選擇的第二下部字線wl12以及第一和第二上部字線wl21和wl22。于是，具有差值(vwl(unsel)-vlow)的截止電壓可以被施加在未被選擇的存儲單元mc12、mc21和mc22兩端。截止電壓的大小可以小于具有ots性能的選擇元件sw的閾值電壓的大小，從而選擇元件sw可以不被導(dǎo)通。結(jié)果，電流可以不經(jīng)未被選擇的存儲單元mc12、mc21和mc22的可變電阻層r流動。

參考圖5b，在第一上部字線wl21和公共位線bl的交點(diǎn)處的第一上部存儲單元mc21可以被選擇。為選擇第一上部存儲單元mc21，低電壓vlow可以被施加到公共位線bl并且字線選擇電壓vwl(sel)可以被施加到第一上部字線wl21。因此，具有電壓差(vwl(sel)-vlow)的第二開關(guān)電壓可以被施加在第一上部存儲單元mc21兩端。第二開關(guān)電壓的大小可以大于具有ots性能的選擇元件sw的閾值電壓。因此，第一上部存儲單元mc21的選擇元件sw可以被導(dǎo)通，使得第二電流imc21經(jīng)第一上部存儲單元mc21的可變電阻r流動。

當(dāng)將圖5a與圖5b比較時(shí)，施加在被選擇的第一下部存儲單元mc11兩端的第一開關(guān)電壓的大小可以等于施加在被選擇的第一上部存儲單元mc21兩端的第二開關(guān)電壓的大小。然而，流經(jīng)第一下部存儲單元mc11的第一電流imc11的方向可以不同于流經(jīng)第一上部存儲單元mc21的第二電流imc21的方向。因此，流經(jīng)第一下部存儲單元mc11的第一電流imc11的量可以不同于流經(jīng)第一上部存儲單元mc21的第二電流imc21的量。

例如，相對高的電壓可以被施加到與第一下部存儲單元mc11的選擇元件sw有關(guān)的第一下部字線wl11，并且相對高的電壓可以被施加到與第一上部存儲單元mc21的選擇元件sw有關(guān)的第一上部字線wl21。因此，第一下部存儲單元mc11的選擇元件sw和第一上部存儲單元mc21的選擇元件sw可以分別經(jīng)受不同方向上的電場。不同方向上的電場導(dǎo)致的影響或效果將參考圖6被描述。

圖6示出關(guān)于分別向ots元件施加正電壓和負(fù)電壓的電壓-電流曲線圖60。

參考圖6，在具有不同尺寸的第一實(shí)驗(yàn)示例62的ots元件和第二實(shí)驗(yàn)示例64的ots元件中，發(fā)現(xiàn)當(dāng)施加正電壓和負(fù)電壓時(shí)，不同的電壓-電流分布曲線被獲得。更具體地，第一實(shí)驗(yàn)示例62的ots元件在正電壓期間具有第一閾值電壓56(v1)并且在負(fù)電壓期間具有第二閾值電壓58(v2)。明確地發(fā)現(xiàn)，第一閾值電壓56(v1)的大小大于第二閾值電壓58(v2)的大小。

例如，流經(jīng)選擇元件sw的電流和選擇元件sw的閾值電壓可以根據(jù)作用在選擇元件sw上的電場的方向改變。在圖5a和5b中，即使相同大小的選擇電壓vwl(sel)被施加到第一下部字線wl11和第一上部字線wl21，連接到第一下部字線wl11的第一下部存儲單元mc11以及連接到第一上部字線wl21的第一上部存儲單元mc21可以具有彼此不同的電流分布曲線和不同的閾值電壓。

這個(gè)現(xiàn)象可以被理解為由選擇元件sw中的非對稱的缺陷密度和成分分布引起。例如，具有ots性能的選擇元件sw可以包括硫?qū)僭鼗锊牧?。在硫?qū)僭鼗锊牧系拈_關(guān)機(jī)制中，當(dāng)高電場被施加到硫?qū)僭鼗锊牧蠒r(shí)，眾所周知硫?qū)僭鼗锊牧现械碾娮酉葳逦恢貌痪鶆虻胤植际沟秒娮友仉娮酉葳逦恢靡韵鄬Ω叩乃俣纫苿印?/p>

此外，在選擇元件sw中的大量缺陷被產(chǎn)生的情況下，電子陷阱位置的密度可以增加。因此，即使在小電場中，電子也可以沿電子陷阱位置移動使得選擇元件sw的閾值電壓變小。

再參考圖2和3，第一存儲單元140-1的第一選擇元件層143-1的第一高度h1可以大于第二存儲單元140-2的第二選擇元件層143-2的第二高度h2。這樣的結(jié)構(gòu)可以作為，考慮到第一和第二選擇元件層143-1和143-2中的缺陷密度，第一和第二高度h1和h2被控制使得第一選擇元件層143-1的閾值電壓的大小基本等于第二選擇元件層143-2的閾值電壓的大小的結(jié)果被形成。

位于襯底101上方的第一層的第一選擇元件層143-1可以具有與位于襯底101上方的第二層的第二選擇元件層143-2的缺陷密度不同的缺陷密度。這里，第二層意味著在第三方向(z方向)上相比于第一層更遠(yuǎn)離襯底101的位置。例如，這意味著第一選擇元件層143-1相比于第二選擇元件層143-2更靠近襯底101的頂表面。

相比于在第二層的第二選擇元件層143-2，在第一層的第一選擇元件層143-1可以長時(shí)間暴露于工藝環(huán)境，諸如形成后續(xù)層的沉積工藝和/或蝕刻工藝。在這樣的工藝環(huán)境中，熱可以從在襯底101下方的卡盤或者從加熱器被提供以維持范圍從幾十?dāng)z氏度到幾百攝氏度的加工溫度。因此，相比于在第二層的第二選擇元件層143-2，在第一層的第一選擇元件層143-1可以長時(shí)間暴露于高溫氣氛下的沉積環(huán)境和/或蝕刻環(huán)境。結(jié)果，相比于第二選擇元件層143-2，由于于沉積環(huán)境和/或蝕刻環(huán)境中的長時(shí)間暴露，第一選擇元件層143-1可以被容易地?fù)p傷，使得在第一層的第一選擇元件層143-1可以具有比在第二層的第二選擇元件層143-2的缺陷密度更大的缺陷密度。

如上所述，根據(jù)選擇元件層143-1和143-2的開關(guān)機(jī)制，在第一選擇元件層143-1相比第二選擇元件層143-2具有更大的缺陷密度的情況下，在第一層的第一選擇元件層143-1的閾值電壓在大小上可以小于在第二層的第二選擇元件層143-2的閾值電壓。第一選擇元件層143-1的閾值電壓與第二選擇元件層143-2的閾值電壓之間的在大小上的差異可以導(dǎo)致寫入操作和/或讀取操作上的較小的感測裕度，從而引起存儲器件100的寫入操作和/或讀取操作上的故障。

根據(jù)如上描述的示例實(shí)施方式，第一存儲單元140-1的第一選擇元件層143-1的第一高度h1和第二存儲單元140-2的第二選擇元件層143-2的第二高度h2可以被控制，使得第一選擇元件層143-1的閾值電壓的大小和第二選擇元件層143-2的閾值電壓的大小基本相同。

例如，由于第一存儲單元140-1的第一選擇元件層143-1的第一高度h1大于第二存儲單元140-2的第二選擇元件層143-2的第二高度h2，所以即使施加到第一和第二選擇元件層143-1和143-2的開關(guān)電壓相同，作用在第一選擇元件層143-1上的電場的大小可以小于作用在第二選擇元件層143-2上的電場的大小。因此，在第一選擇元件層143-1包括更大的缺陷密度的情況下，第一選擇元件層143-1的歸因于缺陷的閾值電壓的減小可以被防止，并且第一和第二選擇元件層143-1和143-2的閾值電壓上的差異可以被減小。

此外，第一選擇元件層143-1的第一高度h1和第二選擇元件層143-2的第二高度h2上的差異的存在可以是考慮到施加到第一和第二選擇元件層143-1和143-2的電場的方向第一高度h1和第二高度h2被控制使得第一選擇元件層143-1的閾值電壓和第二選擇元件層143-2的閾值電壓基本相同的結(jié)果。

如參考圖5a、5b和6所述，當(dāng)負(fù)電壓被施加到第一和第二選擇元件層143-1和143-2時(shí)，發(fā)現(xiàn)相比于當(dāng)正電壓被施加到第一和第二選擇元件層143-1和143-2時(shí)，第一和第二選擇元件層143-1和143-2具有更低的閾值電壓。因此，在第一選擇元件層143-1和第二選擇元件層143-2具有相同高度的一般情況下，當(dāng)負(fù)電壓被施加到第一選擇元件層143-1并且正電壓被施加到第二選擇元件層143-2時(shí)，第一選擇元件層143-1的閾值電壓(例如圖6的58(v2))在大小上可以小于第二選擇元件層143-2的閾值電壓(例如圖6的56(v1))。例如，當(dāng)相對低的電壓被施加到第二導(dǎo)線120(例如公共位線bl)并且相對高的電壓被施加到第一導(dǎo)線110(例如第一下部字線wl11)和第三導(dǎo)線130(例如第一上部字線wl21)時(shí)(即當(dāng)位線選擇電壓被施加到第二導(dǎo)線120并且大于位線選擇電壓的字線選擇電壓被施加到第一和第三導(dǎo)線110和130時(shí))，第一選擇元件層143-1的閾值電壓(例如圖6的58(v2))在大小上可以小于第二選擇元件層143-2的閾值電壓(例如圖6的56(v1))。

根據(jù)如上所述的示例實(shí)施方式，由于第一選擇元件層143-1的第一高度h1大于第二選擇元件層143-2的第二高度h2，所以當(dāng)負(fù)電壓被施加到第一選擇元件層143-1并且正電壓被施加到第二選擇元件層143-2時(shí)，作用在第一選擇元件層143-1上的電場在大小上可以小于作用在第二選擇元件層143-2上的電場。因此，第一和第二選擇元件層143-1和143-2的閾值電壓上的大小差異可以被減小，并且第一和第二存儲單元140-1和140-2的電性能上的差異可以被減小。

結(jié)果，由于第一和第二選擇元件層143-1和143-2的閾值電壓上的大小的差異被減小，所以存儲器件100的寫入操作和/或讀取操作上的感測裕度可以增大，并且歸因于減小的感測裕度的存儲器件100的寫入操作和/或讀取操作的故障可以被防止或減小。因此，存儲器件100的可靠性可以被提高。

圖7到13是分別示出根據(jù)示例實(shí)施方式的存儲器件100a、100b、100c、100d、100e、100f和100g的剖視圖，并且示出沿圖2的線a-a'和b-b'截取的剖面。在與圖7到13有關(guān)的實(shí)施方式中，與圖1到6的實(shí)施方式中描述的相同的元件將由相同附圖標(biāo)記或相同參考指示符指示。

參考圖7，在根據(jù)一示例實(shí)施方式的存儲器件100a中，第一存儲單元140-1的第一選擇元件層143-1的第一高度h1a小于第二存儲單元140-2的第二選擇元件層143-2的第二高度h2a。第一選擇元件層143-1的第一高度h1a和第二選擇元件層143-2的第二高度h2a可以被控制，使得第一選擇元件層143-1的第一閾值電壓vt1的大小和第二選擇元件層143-2的第二閾值電壓vt2的大小基本相同。例如，第二選擇元件層143-2的第二閾值電壓vt2的大小可以在例如第一選擇元件層143-1的第一閾值電壓vt1的大小的80％到120％，優(yōu)選90％到110％的范圍內(nèi)。

在一些實(shí)施方式中，第一選擇元件層143-1的第一高度h1a和第二選擇元件層143-2的第二高度h2a可以被控制，使得第一選擇元件層143-1的第一閾值電壓vt1和第二選擇元件層143-2的第二閾值電壓vt2之間的在大小上的差異在小于0.5v的范圍內(nèi)。

在一些實(shí)施方式中，第一選擇元件層143-1的第一高度h1a可以在從例如5nm到450nm的范圍內(nèi)，并且第二選擇元件層143-2的第二高度h2a可以是例如10nm到500nm，但是不限于此。例如，第一選擇元件層143-1的第一高度h1a可以在第二選擇元件層143-2的第二高度h2a的50％到90％的范圍內(nèi)，但是不限于此。

如參考圖5a、5b和6所述，當(dāng)負(fù)電壓被施加到第一和第二選擇元件層143-1和143-2時(shí)，發(fā)現(xiàn)相比于正電壓被施加到第一和第二選擇元件層143-1和143-2時(shí)，第一和第二選擇元件層143-1和143-2具有更低的閾值電壓。因此，在第一選擇元件層143-1和第二選擇元件層143-2具有相同高度的一般情況下，當(dāng)正電壓被施加到第一選擇元件層143-1并且負(fù)電壓被施加到第二選擇元件層143-2時(shí)，考慮到電場的方向，第二選擇元件層143-2的閾值電壓在大小上可以小于第一選擇元件層143-1的閾值電壓。例如，當(dāng)相對更高的電壓被施加到第二導(dǎo)線120(例如公共位線bl)并且相對更低的電壓被施加到第一導(dǎo)線110(例如第一下部字線wl11)和第三導(dǎo)線130(例如第一上部字線wl21)時(shí)(即當(dāng)位線選擇電壓被施加到第二導(dǎo)線120并且小于位線選擇電壓的字線選擇電壓被施加到第一和第三導(dǎo)線110和130時(shí))，第二選擇元件層143-2的閾值電壓在大小上可以小于第一選擇元件層143-1的閾值電壓。

根據(jù)示例實(shí)施方式，由于第二選擇元件層143-2的第二高度h2a大于第一選擇元件層143-1的第一高度h1a，所以當(dāng)正電壓被施加到第一選擇元件層143-1并且負(fù)電壓被施加到第二選擇元件層143-2時(shí)，作用在第二選擇元件層143-2上的電場在大小上可以小于作用在第一選擇元件層143-1上的電場。例如，第一和第二選擇元件層143-1和143-2的閾值電壓上的大小的差異可以被減小，并且第一和第二存儲單元140-1和140-2的電性能上的差異可以被減小。

結(jié)果，由于第一和第二選擇元件層143-1和143-2的閾值電壓上的大小的差異被減小，所以存儲器件100a的寫入操作和/或讀取操作上的感測裕度可以增大，并且歸因于減小的感測裕度的存儲器件100a的寫入操作和/或讀取操作的故障可以被防止或被減少。因此，存儲器件100a的可靠性可以被提高。

參考圖8，在根據(jù)一示例實(shí)施方式的存儲器件100b中，第一內(nèi)部間隔物152-1可以被形成在第一存儲單元140-1的側(cè)壁上，并且第二內(nèi)部間隔物152-2可以被形成在第二存儲單元140-2的側(cè)壁上。第一內(nèi)部間隔物152-1可以覆蓋第一存儲單元140-1的第一電極層141-1和第一選擇元件層143-1的側(cè)壁，并且第二內(nèi)部間隔物152-2可以覆蓋第二存儲單元140-2的第五電極層141-2和第二選擇元件層143-2的側(cè)壁。第一和第二內(nèi)部間隔物152-1和152-2可以分別圍繞第一和第二存儲單元140-1和140-2的側(cè)壁以保護(hù)第一和第二存儲單元140-1和140-2，優(yōu)選地為第一和第二選擇元件層143-1和143-2。例如，第一和第二內(nèi)部間隔物152-1和152-2中的每個(gè)可以包括絕緣材料。

盡管如圖8所示第一選擇元件層143-1的第一高度h1大于第二選擇元件層143-2的第二高度h2，但是本發(fā)明構(gòu)思的方面不限于此。例如，第一選擇元件層143-1的第一高度h1小于第二選擇元件層143-2的第二高度h2。

盡管如圖8所示第一電極層141-1和第五電極層141-2具有相同厚度，但是本發(fā)明構(gòu)思的方面不限于此。例如，第一電極層141-1的厚度大于或小于第五電極層141-2的厚度。

在一些實(shí)施方式中，第一電極層141-1、第五電極層141-2以及第一和第二選擇元件層143-1和143-2可以通過鑲嵌工藝形成，第二到第四電極層145-1、147-1和148-1、第六到第八電極層145-2、147-2和148-2以及第一和第二可變電阻層149-1和149-2可以通過蝕刻工藝形成。因此，第一電極層141-1、第五電極層141-2以及第一和第二選擇元件層143-1和143-2可以分別具有越往下其寬度(例如在第一或第二方向上)越窄的結(jié)構(gòu)。

在一些實(shí)施方式中，當(dāng)?shù)谝浑姌O層141-1和第一選擇元件層143-1通過鑲嵌工藝形成時(shí)，第一內(nèi)部間隔物152-1可以被形成在溝槽(未示出)的側(cè)壁上，然后第一電極層141-1和第一選擇元件層143-1可以被順序形成在具有第一內(nèi)部間隔物152-1的溝槽中以填充溝槽。第二到第四電極層145-1、147-1和148-1以及第一可變電阻層149-1可以被形成在第一選擇元件層143-1上。第五電極層141-2和第二選擇元件層143-2可以通過與形成第一電極層141-1和第一選擇元件層143-1的工藝類似的工藝形成。

參考圖9，在根據(jù)一示例實(shí)施方式的存儲器件100c中，第一上部間隔物155-1可以被形成在第一存儲單元140-1的側(cè)壁上并且第二上部間隔物155-2可以被形成在第二存儲單元140-2的側(cè)壁上。上部間隔物155-1可以覆蓋第一存儲單元140-1的第一可變電阻層149-1的側(cè)壁，并且第二上部間隔物155-2可以覆蓋第二存儲單元140-2的第二可變電阻層149-2的側(cè)壁。第一和第二上部間隔物155-1和155-2可以分別圍繞第一和第二存儲單元140-1和140-2的側(cè)壁以保護(hù)第一和第二存儲單元140-1和140-2，優(yōu)選地是第一和第二可變電阻層149-1和149-2。例如，第一和第二上部間隔物155-1和155-2中的每個(gè)可以包括絕緣材料。

盡管如圖9所示第一選擇元件層143-1的第一高度h1大于第二選擇元件層143-2的第二高度h2，但是本發(fā)明構(gòu)思的方面不限于此。例如，第一選擇元件層143-1的第一高度h1小于第二選擇元件層143-2的第二高度h2。

在一些實(shí)施方式中，第一和第二可變電阻層149-1和149-2可以通過鑲嵌工藝形成，第一到第四電極層141-1、145-1、147-1和148-1、第一和第二選擇元件層143-1和143-2、以及第五到第八電極層141-2、145-2、147-2和148-2可以通過蝕刻工藝形成。因此，第一和第二可變電阻層149-1和149-2可以分別具有越往下其寬度(例如在第一或第二方向上)越窄的結(jié)構(gòu)。

在一些實(shí)施方式中，當(dāng)?shù)谝豢勺冸娮鑼?49-1通過鑲嵌工藝形成時(shí)，第一上部間隔物155-1可以被形成在溝槽(未示出)的側(cè)壁上，然后第一可變電阻層149-1可以被形成在具有第一上部間隔物155-1的溝槽中以填充溝槽。第二可變電阻層149-2可以通過與形成第一可變電阻層149-1的工藝類似的工藝形成。

在一些實(shí)施方式中，存儲器件(未示出)可以包括多個(gè)第一存儲單元140-1和多個(gè)第二存儲單元140-2。第一存儲單元140-1中的每個(gè)可以包括形成在第一選擇元件層143-1的側(cè)壁上的第一內(nèi)部間隔物152-1、以及形成在第一可變電阻層149-1的側(cè)壁上的第一上部間隔物155-1。第二存儲單元140-2中的每個(gè)可以包括形成在第二選擇元件層143-2的側(cè)壁上的第二內(nèi)部間隔物152-2、以及形成在第二可變電阻層149-2的側(cè)壁上的第二上部間隔物155-2。

參考圖10，在根據(jù)一示例實(shí)施方式的存儲器件100d中，第一和第二可變電阻層149-1和149-2可以被形成為具有“l(fā)”剖面形狀。具體地，第一到第四電極層141-1、145-1、147-1和148-1，第一和第二選擇元件層143-1和143-2，以及第五到第八電極層141-2、145-2、147-2和148-2可以通過蝕刻工藝形成，第一和第二可變電阻層149-1和149-2可以通過鑲嵌工藝形成。

第一和第二上部間隔物155-1和155-2可以分別被形成在第一和第二可變電阻層149-1和149-2的側(cè)壁上。由于第一和第二可變電阻層149-1和149-2具有“l(fā)”剖面形狀，所以第一和第二上部間隔物155-1和155-2可以分別被形成為是非對稱結(jié)構(gòu)。

根據(jù)用于形成第一和第二可變電阻層149-1和149-2的一示例工藝，絕緣層可以被形成在第三電極層147-1和第七電極層147-2中的每個(gè)上，并且溝槽可以被形成在絕緣層中。溝槽可以被形成為與相鄰的第一選擇元件層143-1和相鄰的第二選擇元件層143-2中的各選擇元件層重疊。用于形成可變電阻層的第一材料層可以被薄薄地形成在溝槽中并且在絕緣層上，然后用于形成上部間隔物的第二材料層可以被形成。諸如化學(xué)機(jī)械拋光工藝的平坦化工藝可以對第一和第二材料層執(zhí)行直到絕緣層的頂表面被暴露。在平坦化工藝之后，利用與第一和第二存儲單元140-1和140-2對準(zhǔn)的掩模圖案作為蝕刻掩模，第一和第二材料層可以被蝕刻。因此，第一和第二可變電阻層149-1和149-2可以被形成為具有“l(fā)”剖面形狀，并且第一和第二上部間隔物155-1和155-2分別被形成在第一和第二可變電阻層149-1和149-2的側(cè)壁上。

參考圖11，在根據(jù)一示例實(shí)施方式的存儲器件100e中，第一和第二可變電阻層149-1和149-2可以被形成為具有“i”剖面形狀。具有“i”剖面形狀的第一和第二可變電阻層149-1和149-2可以通過與形成圖10的具有“l(fā)”剖面形狀的第一和第二可變電阻層149-1和149-2的工藝類似的工藝被形成。例如，在用于形成可變電阻層的第一材料層被薄薄地形成在溝槽中和在絕緣層上之后，各向異性蝕刻工藝可以對第一材料層執(zhí)行使得第一材料層僅保留在溝槽的側(cè)壁上。包括絕緣材料的第二材料層可以被形成以覆蓋第一材料層。平坦化工藝(例如化學(xué)機(jī)械拋光工藝)可以被執(zhí)行以暴露絕緣層的頂表面。在平坦化工藝之后，第二材料層可以使用與第一和第二存儲單元140-1和140-2對準(zhǔn)的掩模圖案作為蝕刻掩模被蝕刻。因此，第一和第二可變電阻層149-1和149-2可以被形成為具有“i”剖面形狀，并且第一和第二上部間隔物155-1和155-2分別被形成在第一和第二可變電阻層149-1和149-2的側(cè)壁上。

參考圖12，在根據(jù)一示例實(shí)施方式的存儲器件100f中，第一加熱電極層146-1可以進(jìn)一步被形成在第一可變電阻層149-1和第三電極層147-1之間，第二加熱電極層146-2可以進(jìn)一步被形成在第二可變電阻層149-2和第八電極層148-2之間。

如圖12所示，第一可變電阻層149-1和第一加熱電極層146-1可以在從第二導(dǎo)線120朝向第一導(dǎo)線110的方向上被順序布置，并且第二可變電阻層149-2和第二加熱電極層146-2可以在從第二導(dǎo)線120朝向第三導(dǎo)線130的方向上被順序布置。因此，相對于第二導(dǎo)線120，第一存儲單元140-1中第一可變電阻層149-1和第一加熱電極層146-1的布置可以與第二存儲單元140-2中第二可變電阻層149-2和第二加熱電極層146-2的布置對稱。因此，第一可變電阻層149-1的電阻值和第二可變電阻層149-2的電阻值之間的差可以被減小。例如，當(dāng)?shù)谝豢勺冸娮鑼?49-1和第二可變電阻層149-2中的每個(gè)包括gesbte時(shí)，在第一和第二可變電阻層149-1和149-2中正離子(例如sb⁺)的擴(kuò)散速度和負(fù)離子(例如te^-)的擴(kuò)散速度可以彼此不同。當(dāng)負(fù)電壓被施加到第一可變電阻層149-1并且正電壓被施加到第二可變電阻層149-2時(shí)，在第一和第二可變電阻層149-1和149-2中，負(fù)離子的擴(kuò)散速度和正離子的擴(kuò)散速度之間的差可以導(dǎo)致局部濃度變化。因此，第一可變電阻層149-1的電阻值和第二可變電阻層149-2的電阻值可以彼此不同。

根據(jù)示例實(shí)施方式，由于相對于第二導(dǎo)線120，第一存儲單元140-1中的第一可變電阻層149-1和第一加熱電極層146-1的堆疊結(jié)構(gòu)與第二存儲單元140-2中的第二加熱電極層146-2和第二可變電阻層149-2的堆疊結(jié)構(gòu)對稱，所以第一和第二可變電阻層149-1和149-2的電阻值之間的差異可以被減小，使得第一和第二存儲單元140-1和140-2中的每個(gè)可以具有一致的操作性能。第一和第二可變電阻層149-1和149-2中的每個(gè)的電阻值被假定處于相同狀態(tài)(例如設(shè)置或重置狀態(tài))。

參考圖13，在根據(jù)一示例實(shí)施方式的存儲器件100g中，第一加熱電極層146-1可以進(jìn)一步被形成在第一可變電阻層149-1和第四電極層148-1之間，第二加熱電極層146-2可以被進(jìn)一步形成在第二可變電阻層149-2和第七電極層147-2之間。

如圖13所示，相對于第二導(dǎo)線120，第一存儲單元140-1中的第一可變電阻層149-1和第一加熱電極層146-1的布置可以與第二存儲單元140-2中的第二可變電阻層149-2和第二加熱電極層146-2的布置對稱。如上所述，第一可變電阻層149-1的電阻值和第二可變電阻層149-2的電阻值之間的差異可以被減小，使得第一和第二存儲單元140-1和140-2中的每個(gè)可以具有一致的操作性能。

盡管如圖10到13所示第一選擇元件層143-1的第一高度h1大于第二選擇元件層143-2的第二高度h2，但是本發(fā)明構(gòu)思的方面不限于此。例如，第一選擇元件層143-1的第一高度h1可以被形成為小于第二選擇元件層143-2的第二高度h2。

在參考圖1到13描述的示例實(shí)施方式中，第一和第二存儲單元140-1和140-2被垂直地布置在第一到第三導(dǎo)線110、120和130之間的結(jié)構(gòu)被描述，但是本發(fā)明構(gòu)思的方面不限于此。在一些實(shí)施方式中，絕緣層(未示出)可以被形成在第三導(dǎo)線130上，并且如參考圖1到13描述的具有交叉點(diǎn)陣列的至少一個(gè)堆疊結(jié)構(gòu)可以被布置在該絕緣層上。

圖14是示出根據(jù)示例實(shí)施方式的存儲器件200的透視圖，圖15是根據(jù)示例實(shí)施方式的沿圖14的線2a-2a'截取的剖視圖。

參考圖14和15，存儲器件200可以包括布置在襯底102上的第一層的驅(qū)動電路區(qū)域210以及布置在驅(qū)動電路區(qū)域210上的第二層的存儲單元陣列區(qū)域mca。

在這里，層(level)意思是在垂直方向(即圖14和15的z方向)上自襯底102起的高度(或位置)。第一層相比于第二層更靠近襯底102。驅(qū)動電路區(qū)域210可以是布置用于驅(qū)動存儲單元區(qū)域mca中的存儲單元的外圍電路(或驅(qū)動電路)的區(qū)域。例如，驅(qū)動電路區(qū)域210中的外圍電路可以包括處理被輸入到存儲單元陣列區(qū)域mca中的存儲單元或從存儲單元陣列區(qū)域mca中的存儲單元輸出的數(shù)據(jù)的電路。外圍電路可以包括例如頁緩沖器、鎖存電路、緩存電路、列解碼器、感測放大器、數(shù)據(jù)輸入/輸出電路或者行解碼器。

用于外圍電路(或驅(qū)動電路)的有源區(qū)域ac可以由襯底102中的器件隔離層104限定。驅(qū)動電路區(qū)域210中構(gòu)成外圍電路的多個(gè)晶體管tr可以被形成在有源區(qū)域ac上和有源區(qū)域ac中。所述多個(gè)晶體管tr可以每個(gè)包括柵g、柵絕緣層gd和源/漏區(qū)域sd。絕緣間隔物106可以被形成在柵g的彼此相對的側(cè)壁上，并且蝕刻停止層108可以被形成在柵g和絕緣間隔物106上。蝕刻停止層108可以包括絕緣材料，例如硅氮化物或硅氮氧化物。

多個(gè)層間絕緣層212a、212b和212c可以被順序堆疊在蝕刻停止層108上。所述多個(gè)層間絕緣層212a、212b和212c中的每個(gè)可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。

驅(qū)動電路區(qū)域210可以包括電連接到所述多個(gè)晶體管tr的多級互連結(jié)構(gòu)214。多級互連結(jié)構(gòu)214可以由所述多個(gè)層間絕緣層212a、212b和212c覆蓋。多極互連結(jié)構(gòu)214可以包括順序地在襯底102上以彼此電連接的第一接觸216a、第一互連層218a、第二接觸216b和第二互連層218b。第一和第二互連層218a和218b可以包括金屬、導(dǎo)電金屬氮化物、金屬硅化物或其組合。第一和第二互連層218a和218b可以包括例如鎢、鉬、鈦、鈷、鉭、鎳、鎢硅化物、鈦硅化物、鈷硅化物、鉭硅化物或鎳硅化物。

盡管如圖15所示多級互連結(jié)構(gòu)214包括含第一互連層218a和第二互連層218b的兩級互連結(jié)構(gòu)，但是本發(fā)明構(gòu)思的方面不限于此。例如，根據(jù)驅(qū)動電路區(qū)域210的布局和柵g的布置或類型，多級互連結(jié)構(gòu)214可以包括三級或更多級互連結(jié)構(gòu)。

上部層間絕緣層220可以被形成在層間絕緣層212c上。存儲單元陣列區(qū)域mca可以被布置在上部層間絕緣層220上。在存儲單元陣列區(qū)域mca中，如參考圖1到13描述的存儲器件100、100a、100b、100c、100d、100e、100f和100g中的至少一個(gè)或者其組合可以被設(shè)置。

穿透上部層間絕緣層220的互連結(jié)構(gòu)(未示出)可以被進(jìn)一步布置以將存儲單元陣列區(qū)域mca中的存儲單元電連接到驅(qū)動電路區(qū)域210中的外圍電路。

在根據(jù)示例實(shí)施方式的存儲器件200中，由于存儲單元陣列區(qū)域mca被布置在驅(qū)動電路區(qū)域210上，存儲器件200的集成可以增大。

盡管如圖15所示第一選擇元件層143-1的第一高度h1大于第二選擇元件層143-2的第二高度h2，但是本發(fā)明構(gòu)思的方面不限于此。例如，第一選擇元件層143-1的第一高度h1可以被形成為小于第二選擇元件層143-2的第二高度h2。

圖16a到16i是示出根據(jù)示例實(shí)施方式的制造存儲器件100的方法的多個(gè)階段的剖視圖。

制造如圖2和3所示的存儲器件100的方法被參考圖16a到16i描述。圖16a到16i示出與工藝階段一致的相應(yīng)于沿圖2的線a-a'和b-b'截取的剖面的剖面構(gòu)造。相同的附圖標(biāo)記被用來指代與圖1到15中相同的元件，并且為了簡潔其重復(fù)描述被省略。

參考圖16a，層間絕緣層105可以被形成在襯底101上。層間絕緣層105可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一種形成。

第一導(dǎo)電層110p可以被形成在層間絕緣層105上，并且第一堆疊結(jié)構(gòu)cps1可以被形成，在第一堆疊結(jié)構(gòu)cps1中，初始第一電極層141-1p、初始第一選擇元件層143-1p、初始第二電極層145-1p、初始第三電極層147-1p、初始第一可變電阻層149-1p和初始第四電極層148-1p被順序形成在第一導(dǎo)電層110p上。第一堆疊結(jié)構(gòu)cps1可以用來形成交叉點(diǎn)陣列。

第一導(dǎo)電層110p、初始第一電極層141-1p、初始第一選擇元件層143-1p、初始第二電極層145-1p、初始第三電極層147-1p、初始第一可變電阻層149-1p和初始第四電極層148-1p可以由與如參考圖2和3描述的第一導(dǎo)線110、第一電極層141-1、第一選擇元件層143-1、第二電極層145-1、第三電極層147-1、第一可變電阻層149-1和第四電極層148-1的材料相同的材料形成。

第一掩模圖案410可以被形成在初始第四電極層148-1p上。

第一掩模圖案410可以包括在第一方向(圖2的x方向)上延伸并且在第二方向(圖2的y方向)上彼此間隔開的多個(gè)線圖案。第一掩模圖案410可以包括單層或多層疊堆。第一掩模圖案410可以包括例如光致抗蝕劑圖案、硅氧化物圖案、硅氮化物圖案、硅氮氧化物圖案、多晶硅圖案或者其組合，但是不限于此。第一掩模圖案410可以由各種各樣的材料形成。

圖16b，使用第一掩模圖案410作為蝕刻掩模，第一堆疊結(jié)構(gòu)cps1和第一導(dǎo)電層110p可以被順序地各向異性地蝕刻，使得第一堆疊結(jié)構(gòu)cps1被分割成多條第一堆疊線cpl1并且第一導(dǎo)電層110p被分割成多條第一導(dǎo)線110。

結(jié)果，所述多條第一導(dǎo)線110和所述多條第一堆疊線cpl1可以被形成為在第一方向上延伸。所述多條第一導(dǎo)線110可以在第二方向上彼此間隔開，并且所述多條第一堆疊線cpl1可以在第二方向上彼此間隔開。所述多條第一導(dǎo)線110可以形成第一導(dǎo)線層110l。所述多條第一堆疊線cpl1可以每條包括第一電極層線141-1l、第一選擇元件層線143-1l、第二電極層線145-1l、第三電極層線147-1l、第一可變電阻層線149-1l和第四電極層線148-1l。

此外，多個(gè)第一間隙gx1可以通過各向異性蝕刻工藝被形成在所述多條導(dǎo)線110之間和所述多條第一堆疊線cpl1之間。所述多個(gè)第一間隙gx1可以在第一方向上延伸并且可以在第二方向上彼此間隔開。襯底101的部分頂表面可以由所述多個(gè)第一間隙gx1暴露。

參考圖16c，掩模圖案410可以被去除以暴露第四電極層線148-1l的頂表面，然后第一絕緣層162-1可以被形成以填充所述多個(gè)第一間隙gx1。

在一些實(shí)施方式中，第一絕緣層162-1的形成可以包括在襯底101上形成絕緣材料以填充所述多個(gè)第一間隙gx1和平坦化絕緣材料的上部直到所述多條第一堆疊線cpl1的頂表面被暴露。第一絕緣層162-1可以包括例如硅氧化物層、硅氮化物層和/或硅氮氧化物層。第一絕緣層162-1可以由一種絕緣層或多個(gè)絕緣層制成，但是不限于此。

參考圖16d，第二導(dǎo)電層120p可以被形成在第四電極層線148-1l的暴露的頂表面和第一絕緣層162-1的暴露的頂表面上。

第二堆疊結(jié)構(gòu)cps2可以被形成在第二導(dǎo)電層120p上。第二堆疊結(jié)構(gòu)cps2可以包括順序形成在第二導(dǎo)電層120p上的初始第五電極層141-2p、初始第二選擇元件層143-2p、初始第六電極層145-2p、初始第七電極層147-2p、初始第二可變電阻層149-2p和初始第八電極層148-2p。

第二導(dǎo)電層120p、初始第五電極層141-2p、初始第二選擇元件層143-2p、初始第六電極層145-2p、初始第七電極層147-2p、初始第二可變電阻層149-2p和初始第八電極層148-2p可以由與如參考圖2和3描述的第二導(dǎo)線120、第五電極層141-2、第二選擇元件層143-2、第六電極層145-2、第七電極層147-2、第二可變電阻層149-2和第八電極層148-2的材料相同的材料形成。

掩模圖案420可以被形成在初始第八電極層148-2p上。掩模圖案420可以包括在第二方向上延伸并且在第一方向上彼此間隔開的多個(gè)線圖案。

參考圖16e，使用第二掩模圖案420作為蝕刻掩模圖案，第二堆疊結(jié)構(gòu)cps2、第二導(dǎo)電層120p和所述多條第一堆疊線cpl1可以被順序地各向異性地蝕刻，使得第二堆疊結(jié)構(gòu)cps2被分割成多條第二堆疊線cpl2，第二導(dǎo)電層120p被分割成多條第二導(dǎo)線120，且所述多條第一堆疊線cpl1被分割成多個(gè)第一堆疊圖案cpp1。

結(jié)果，所述多條第二堆疊線cpl2可以在第二方向上延伸并且可以在第一方向上彼此間隔開，所述多條第二導(dǎo)線120可以在第二方向上延伸并且可以在第一方向上彼此間隔開。此外，所述多個(gè)第一堆疊圖案cpp1可以在第一和第二方向上彼此間隔開。所述多條第二導(dǎo)線120可以形成第二導(dǎo)線層120l。所述多條第二堆疊線cpl2可以每條包括第五電極層線141-2l、第二選擇元件層線143-2l、第六電極層線145-2l、第七電極層線147-2l、第二可變電阻層線149-2l和第八電極層線148-2l。所述多個(gè)第一堆疊圖案cpp1可以包括第一電極層141-1、第一選擇元件層143-1、第二電極層145-1、第三電極層147-1、第一可變電阻層149-1和第四電極層148-1。

此外，通過各向異性蝕刻工藝，多個(gè)第二間隙gy1可以被形成在所述多條第二堆疊線cpl2之間、所述多條第二導(dǎo)線120之間以及所述多個(gè)第一堆疊圖案cpp1之間。所述多個(gè)第二間隙gy1可以在第二方向上延伸并且可以在第一方向上彼此間隔開。

在一些實(shí)施方式中，各向異性蝕刻工藝可以被執(zhí)行直到所述多條第一導(dǎo)線110的頂表面為止。盡管未示出，但是具有某深度的凹陷可以通過各向異性蝕刻工藝被形成在所述多條第一導(dǎo)線110的上部中。

在一些實(shí)施方式中，各向異性蝕刻工藝可以被執(zhí)行直到第一電極層線141-1l的頂表面被暴露為止，然后蝕刻工藝可以在第一電極層線141-1l相對于所述多條第一導(dǎo)線110具有蝕刻選擇性的蝕刻條件下被執(zhí)行以去除第一電極層線141-1l中的每個(gè)的由所述多個(gè)第二間隙gy1暴露的部分，使得所述多條第一導(dǎo)線110的頂表面被暴露。

參考圖16f，第二掩模圖案420可以被去除以暴露所述多條第二堆疊線cpl2的頂表面。第三絕緣層163可以被形成以填充所述多個(gè)第二間隙gy1。

在一些實(shí)施方式中，第三絕緣層163的形成可以包括在所述多條第一導(dǎo)線110上，在所述多個(gè)第一堆疊圖案cpp1的側(cè)壁上，以及在所述多條第二堆疊線cpl2的側(cè)壁上形成絕緣材料以填充所述多個(gè)第二間隙gy1，以及平坦化絕緣材料的上部直到所述多條第二堆疊線cpl2的頂表面被暴露為止。

參考圖16g，第三導(dǎo)電層130p可以被形成在所述多條第二堆疊線cpl2和第三絕緣層163上。

第三掩模圖案430可以被形成在第三導(dǎo)電層130p上。第三掩模圖案430可以包括在第一方向上延伸并且在第二方向上彼此間隔開的多個(gè)線圖案。

參考圖16h，使用第三掩模圖案430作為蝕刻掩模，第三導(dǎo)電層130p和所述多條第二堆疊線cpl2可以被順序地各向異性地蝕刻，使得第三導(dǎo)電層130p被分割成多條第三導(dǎo)線130并且所述多條第二堆疊線cpl2被分割成多個(gè)第二堆疊圖案cpp2。

結(jié)果，所述多條第三導(dǎo)線130可以在第一方向上延伸并且可以在第二方向上彼此間隔開，所述多個(gè)第二堆疊圖案cpp2可以在第一和第二方向上彼此間隔開。所述多條第三導(dǎo)線130可以形成第三導(dǎo)線層130l。所述多個(gè)第二堆疊圖案cpp2可以包括第五電極層141-2、第二選擇元件層143-2、第六電極層145-2、第七電極層147-2、第二可變電阻層149-2和第八電極層148-2。

此外，多個(gè)第三間隙gx2可以通過各向異性蝕刻工藝被形成在所述多條第三導(dǎo)線130之間和所述多個(gè)第二堆疊圖案cpp2之間。所述多個(gè)第三間隙gx2可以在第一方向上延伸并且可以在第二方向上彼此間隔開。

在一些實(shí)施方式中，各向異性蝕刻工藝可以被執(zhí)行直到所述多條第二導(dǎo)線120的頂表面為止。盡管未示出，具有某深度的凹陷可以通過各向異性蝕刻工藝被形成在所述多條第二導(dǎo)線120的上部中。

在一些實(shí)施方式中，各向異性蝕刻工藝可以被執(zhí)行直到第五電極層線141-2l的頂表面被暴露為止，然后蝕刻工藝在第五電極層線141-2l相對于所述多條第二導(dǎo)線120具有蝕刻選擇性的蝕刻條件下被執(zhí)行以去除第五電極層線141-2l中的每個(gè)的由所述多個(gè)第三間隙gx2暴露的部分，使得所述多條第二導(dǎo)線120的頂表面被暴露。

參考圖16i，第三掩模圖案430可以被去除以暴露所述多條第三導(dǎo)線130的頂表面。第二絕緣層162-2可以被形成以填充所述多個(gè)第三間隙gx2。

在一些實(shí)施方式中，第二絕緣層162-2的形成可以包括在所述多條第三導(dǎo)線130上和在所述多個(gè)第二堆疊圖案cpp2的側(cè)壁上形成絕緣材料以填充所述多個(gè)第三間隙gx2，以及平坦化絕緣材料的上部以暴露所述多條第三導(dǎo)線130的頂表面。

結(jié)果，通過執(zhí)行以上描述的工藝，存儲器件100可以被實(shí)現(xiàn)。

所述多個(gè)第一堆疊圖案cpp1可以是多個(gè)第一存儲單元140-1，并且所述多個(gè)第二堆疊圖案cpp2可以是多個(gè)第二存儲單元140-2。此外，所述多個(gè)第一存儲單元140-1可以形成第一存儲單元層mcl1并且所述多個(gè)第二存儲單元140-2可以形成第二存儲單元層mcl2。

根據(jù)制造存儲器件100的方法，使用在第一方向上延伸的第一掩模圖案410的第一圖案化工藝、使用在第二方向上延伸的第二掩模圖案420的第二圖案化工藝以及使用在第一方向上延伸的第三掩模圖案430的第三圖案化工藝可以被順序執(zhí)行。結(jié)果，在第一方向上延伸的多條第一導(dǎo)線110，在第二方向上延伸的多條第二導(dǎo)線120，在第一方向上延伸的多條第三導(dǎo)線130，在所述多條第一導(dǎo)線110和所述多條第二導(dǎo)線120的各交點(diǎn)處的多個(gè)第一存儲單元140-1，以及在所述多條第二導(dǎo)線120和所述多條第三導(dǎo)線130的各交點(diǎn)處的多個(gè)第二存儲單元140-2可以被形成。

因此，由于多個(gè)第一和第二存儲單元140-1和140-2僅使用三個(gè)圖案化工藝被形成，所以歸因于圖案化工藝過程中于蝕刻環(huán)境中的暴露的第一和第二可變電阻層149-1和149-2和/或第一和第二選擇元件層143-1和143-2的劣化或損壞可以被防止。此外，存儲器件100的制造成本可以被降低。

圖17是示出根據(jù)某些實(shí)施方式的存儲器件的框圖。

參考圖17，存儲器件800可以包括存儲單元陣列810、解碼器820、讀/寫電路830、輸入/輸出緩沖器840和控制器850。存儲單元陣列810可以包括參考圖1到15描述的存儲器件100、100a、100b、100c、100d、100e、100f、100g和200中的至少一種。

存儲單元陣列810中的多個(gè)存儲單元可以通過多條字線wl被連接到解碼器820并且可以通過多條位線bl被連接到讀/寫電路830。通過響應(yīng)于控制信號ctrl操作的控制器850的控制，解碼器820可以從存儲器件800的外部接收地址add，并且可以解碼行地址和列地址以在存儲單元陣列810中訪問。

通過控制器850的控制，讀/寫電路830可以從輸入/輸出緩沖器840和多條數(shù)據(jù)線dl接收數(shù)據(jù)，并且可以在存儲單元陣列810的被選擇的存儲單元中寫入接收到的數(shù)據(jù)。讀/寫電路830可以通過控制器850的控制從存儲單元陣列810的被選擇的存儲單元讀取數(shù)據(jù)并且可以將被讀取的數(shù)據(jù)傳輸?shù)捷斎?輸出緩沖器840。

圖18是示出根據(jù)某些實(shí)施方式的電子系統(tǒng)的框圖。

參考圖18，電子系統(tǒng)1100可以包括存儲系統(tǒng)1110、處理器1120、隨機(jī)存取存儲器(ram)1130、輸入/輸出(i/o)單元1140、電源單元1150。存儲系統(tǒng)1110可以包括存儲器件1112和存儲控制器1114。盡管未示出，但是電子系統(tǒng)1100還可以包括與視頻卡、音頻卡、存儲卡、usb設(shè)備或其它電子設(shè)備通信的端口。電子系統(tǒng)1100可以是個(gè)人計(jì)算機(jī)或者諸如筆記本計(jì)算機(jī)、移動電話、個(gè)人數(shù)字助理(pda)或照相機(jī)的移動電子設(shè)備。

處理器1120可以執(zhí)行具體的計(jì)算或任務(wù)。處理器1120可以是微處理器或中央處理單元(cpu)。處理器1120可以通過諸如地址總線、控制總線或數(shù)據(jù)總線的總線1160與ram1130、i/o單元1140和存儲系統(tǒng)1110通信。在這里，存儲系統(tǒng)1110或ram1130可以包括參考圖1到15描述的存儲器件100、100a、100b、100c、100d、100e、100f、100g和200中的至少一種。

在一些實(shí)施方式中，處理器1120可以被連接到諸如外圍部件互連(pci)總線的擴(kuò)展總線。

ram1130可以存儲運(yùn)行電子系統(tǒng)1100所需的數(shù)據(jù)。ram1130可以包括dram、移動dram、sram、reram、fram、mram或者pram。

i/o單元1140可以包括諸如小鍵盤、鍵盤或鼠標(biāo)的輸入單元和諸如顯示器或打印機(jī)的輸出單元。電源單元1150可以提供電子系統(tǒng)1100的運(yùn)行所需的運(yùn)行電壓。

以上公開的主題應(yīng)被視為示范性的，且不是限制性的，所附權(quán)利要求打算涵蓋屬于本發(fā)明構(gòu)思的真實(shí)精神和范圍的所有這樣的變型、改進(jìn)及其它實(shí)施方式。因此，在法律允許的最大程度上，所述范圍將由所附權(quán)利要求及其等價(jià)物的最寬容許解釋確定，并且不應(yīng)被以上的詳細(xì)描述約束或限制。

本申請要求享有2016年2月22日在韓國知識產(chǎn)權(quán)局提交的韓國專利申請第10-2016-0020680號和2016年4月25日在韓國知識產(chǎn)權(quán)局提交的韓國專利申請第10-2016-0050113號的優(yōu)先權(quán)，其公開通過引用被全文合并于此。