本發(fā)明實施例涉及鰭式場效應晶體管。

背景技術(shù)：

隨著半導體器件的尺寸不斷縮小，已經(jīng)開發(fā)出諸如鰭式場效應晶體管(finfet)的三維多柵極結(jié)構(gòu)以代替平面互補金屬氧化物半導體(cmos)器件。finfet的結(jié)構(gòu)性特征是從襯底的表面垂直延伸的硅基膜，并且包裹環(huán)繞由鰭形成的導電溝道的柵極進一步提供了對溝道的更好的電控制。

目前，finfet已經(jīng)應用于各種應用。在一些高功率應用中，目前制造的finfet不能滿足高功率的要求。因此，如何提高finfet的飽和電流和電流密度對本領(lǐng)域技術(shù)人員非常重要。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一個實施例，提供了一種鰭式場效應晶體管(finfet)，包括：襯底，包括多個溝槽和位于所述溝槽之間的至少一個半導體鰭，其中，所述半導體鰭包括至少一個槽，所述至少一個槽位于所述半導體鰭的頂面上；多個絕緣體，位于所述溝槽中；以及柵極堆疊件，部分地覆蓋所述半導體鰭、所述至少一個槽和所述絕緣體。

根據(jù)本發(fā)明的另一實施例，還提供了一種鰭式場效應晶體管(finfet)，包括：襯底，包括多個溝槽和位于所述溝槽之間的至少一個半導體鰭，其中，所述半導體鰭包括至少一個槽，所述至少一個槽位于所述半導體鰭的頂面上；多個絕緣體，位于所述溝槽中；柵極介電層，部分地覆蓋所述半導體鰭、所述至少一個槽和所述絕緣體；以及柵極，設置在所述柵極介電層上，其中，所述柵極介電層共形地覆蓋所述槽以及所述至少一個槽被所述柵極的部分填充。

根據(jù)本發(fā)明的又一實施例，還提供了一種鰭式場效應晶體管(finfet)，包括：襯底，包括多個溝槽和位于所述溝槽之間的至少一個半導體鰭，其中，所述半導體鰭包括基體和從所述基體向上突出的多個突出件，以及所述突出件彼此隔開；多個絕緣體，位于所述溝槽中；以及柵極堆疊件，部分地覆蓋所述基體、所述突出件和所述絕緣體。

附圖說明

當結(jié)合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各個方面。應當注意，根據(jù)工業(yè)中的標準實踐，各個部件并非按比例繪制。事實上，為了清楚討論，各個部件的尺寸可以任意增大或減小。

圖1示出了根據(jù)本發(fā)明的一些實施例的用于制造finfet的方法的流程圖。

圖2a至圖2k是根據(jù)一些實施例的用于制造半導體器件的方法的立體圖。

圖3是沿著圖2f的線i-i’所截取的截面圖。

具體實施方式

下列公開提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或?qū)嵗Ｏ旅鎸⒚枋鲈筒贾玫奶囟▽嵗院喕景l(fā)明。當然這些僅僅是實例并不旨在限定本發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括在第一部件和第二部件之間形成額外的部件使得第一部件和第二部件可以不直接接觸的實施例。而且，本發(fā)明在各個實例中可重復參考數(shù)字和/或字母。這種重復僅是為了簡明和清楚，其自身并不表示所論述的各個實施例和/或配置之間的關(guān)系。

此外，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術(shù)語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系?？臻g相對術(shù)語旨在包括除了附圖中所示的方位之外，在使用中或操作中的器件的不同方位。裝置可以以其它方式定位(旋轉(zhuǎn)90度或在其他方位)，并且通過在本文中使用的空間關(guān)系描述符可同樣地作相應地解釋。

本發(fā)明的實施例描述了finfet的示例性制造工藝。在本發(fā)明的特定實施例中，finfet可以形成在塊狀硅襯底上。此外，finfet可以形成在絕緣體上硅(soi)襯底上或者可選地絕緣體上鍺(goi)襯底上作為可選方式。此外，根據(jù)一些實施例，硅襯底可以包括其他導電層或其他半導體元件，諸如晶體管、二極管等。該實施例不限定在該上下文中。

圖1示出了根據(jù)本發(fā)明的一些實施例的用于制造finfet的方法的流程圖。參照圖1,該方法至少包括步驟s10、步驟s20、步驟s30和步驟s40。然后，在步驟s10中，圖案化襯底，以在襯底中形成多個溝槽以及在溝槽之間形成至少一個半導體鰭。然后，在步驟s20中，多個絕緣體形成在襯底上并位于溝槽中。例如，絕緣體是用于絕緣半導體鰭的淺溝槽隔離(sti)結(jié)構(gòu)。在步驟s30中，至少一個槽形成在半導體鰭的頂面上。其后，在步驟s40中，形成柵極堆疊件以部分地覆蓋半導體鰭、至少一個凹槽和絕緣體。應該注意，上述步驟s20和步驟s30的順序并不限定。在一些實施例中，可以在步驟s30之前實施步驟s20。在可選地實施例中，可以在步驟s30之后實施步驟s20。

圖2a是處于制造方法的各個階段之一的半導體器件的立體圖。在圖1的步驟s10中以及如圖2a所示，提供了襯底100。在一個實施例中，該襯底100包括晶體硅襯底(例如，晶圓)。根據(jù)設計要求(例如，p型襯底或n型襯底)，該襯底100可以包括各種摻雜區(qū)。在一些實施例中，摻雜區(qū)可以摻雜有p型和/或n型摻雜劑。例如，摻雜區(qū)可摻雜p型摻雜劑(諸如硼或bf2)、n型摻雜劑(諸如磷或砷)和/或它們的組合。摻雜區(qū)可配置為用于n型finfet，p型finfet或它們的組合。在一些可選實施例中，該襯底100可以由一些其他合適的元素半導體(諸如金剛石或鍺)、合適的化合物半導體(諸如砷化鎵、碳化硅、砷化銦、或磷化銦)或合適的合金半導體材料(諸如碳化硅鍺，磷砷化鎵或磷銦化鎵)制成。

在一個實施例中，在襯底100上依次形成墊層102a和掩模層102b。例如，墊層102a可以是通過熱氧化工藝形成的氧化硅薄膜。墊層102a可用作襯底100和掩模層102b之間的粘合層。此外，墊層102a也可以用作蝕刻掩模層102b的蝕刻停止層。在至少一個實施例中，例如，掩模層102b是由氮化硅層通過低壓化學汽相沉積(lpcvd)和等離子增強化學汽相沉積(pecvd)形成的。然后，具有預定圖案的圖案化的光刻膠層104形成在掩模層102b上。

圖2b是處于制造方法的各個階段之一的半導體器件的立體圖。在圖1中的步驟s10中，并且如圖2a和圖2b所示，依次蝕刻未被圖案化的光刻膠層104覆蓋的掩模層102b和墊層102a以形成圖案化的掩模層102b’和圖案化的墊層102a’以暴露下面的襯底100。通過使用圖案化的掩模層102b’、圖案化的墊層102a’和圖案化的光刻膠層104作為掩模，暴露和蝕刻襯底100的部分以形成溝槽106和至少一個半導體鰭108。圖2中示出的半導體鰭108的數(shù)量僅僅用于示意性的目的，在一些可選地實施例中，根據(jù)實際設計需要可以形成兩個或更多的平行的半導體鰭。圖案化襯底100之后，半導體鰭108被圖案化的掩模層102b’、圖案化的墊層102a’和圖案化的光刻膠層104覆蓋。兩個鄰近的溝槽106被半導體鰭108間隔開。例如，半導體鰭108具有寬度w鰭和高度h鰭。半導體鰭108的寬度w鰭可以在從約20nm至約50nm的范圍內(nèi)，以及半導體鰭108的高度h鰭可以在從約20nm至約50nm的范圍內(nèi)。半導體鰭108的高度h鰭基本上等于溝槽106的深度。

在形成溝槽106和半導體鰭108之后，從圖案化的掩模層102b’頂面去除圖案化的光刻膠層104。在一個實施例中，可以實施可選的清洗工藝以去除半導體襯底100a和半導體鰭108的原生氧化物?？梢允褂孟♂尩臍浞?dhf)或其他合適的清洗溶液來實施清洗工藝。

圖2c是處于制造方法的各個階段之一的半導體器件的立體圖。在圖1的步驟s20中，并且如圖2b至圖2c所示，在襯底100a上形成絕緣材料110以覆蓋半導體鰭108和填充溝槽106。除了半導體鰭108之外，絕緣材料110進一步覆蓋圖案化的墊層102a’和圖案化的掩模層102b’。絕緣材料110可包括氧化硅、氮化硅、氮氧化硅，旋涂介電材料或低k介電材料。可通過高密度等離子體化學汽相沉積(hdp-cvd)、次大氣壓cvd(sacvd)或旋涂形成絕緣材料110。

圖2d是處于制造方法的各個階段之一的半導體器件的立體圖。在圖1中的步驟s20中，并且如圖2c至圖2d所示，例如，實施化學機械拋光工藝(cmp)以去除絕緣材料110的部分、圖案化的掩模層102b’和圖案化的墊層102a’直到暴露半導體鰭108的頂面t2。如圖2d所示，在拋光絕緣材料110之后，剩余且拋光的絕緣材料110的頂面與半導體鰭108的頂面t2基本共面。

圖2e是處于制造方法的各個階段之一的半導體器件的立體圖。在圖1中的步驟s12中，并且如圖2d至圖2e所示，通過蝕刻工藝部分地去除填充在溝槽106中的剩余的且拋光的絕緣材料110，從而使得多個絕緣體110a形成在襯底100a上并且每個絕緣體110a位于相應的溝槽106中。在一個實施例中，蝕刻工藝可以是使用氫氟酸(hf)的濕蝕刻工藝或可以是干蝕刻工藝。絕緣體110a的頂面t1低于半導體鰭108的頂面t2。換句話說，半導體鰭108從絕緣體110a的頂面t1突出并且因此暴露半導體鰭108的側(cè)壁sw。半導體鰭108的頂面t2和絕緣體110a的頂面t1的高度差為h，以及高度差h在從約10nm至約25nm的范圍內(nèi)。

圖2f是處于制造方法的各個階段之一的半導體器件的立體圖。在圖1的步驟s30中并且如圖2e至圖2f所示，例如，通過光刻和蝕刻工藝在半導體鰭108的頂面t2上形成至少一個槽108g。圖2f中示出的槽108g的數(shù)量和分布僅僅用于示意性的目的，在一些可選地實施例中，根據(jù)實際設計需要可以在半導體鰭108的頂面t2上形成兩個或更多的槽108g。例如，多個彼此基本平行的線性槽108g可以形成在半導體鰭108的頂面t2上。線性槽108g可以沿著半導體鰭108的縱向方向d2延伸。在可選地實施例中，至少一個線性槽108g可以形成在半導體鰭108的頂面t2上。

圖3是沿著圖2f的線i-i’所截取的截面圖。參照圖2f和圖3，在一些實施例中，至少一個槽108g的深度dg是在半導體鰭108的高度h鰭的從約10％到約15％的范圍內(nèi)。例如，至少一個槽108g的深度dg在從約3nm至約5nm的范圍內(nèi)。在一些實施例中，至少一個槽108g的寬度wg是在半導體鰭108的寬度w鰭的從約30％到約50％的范圍內(nèi)。例如，至少一個槽108g的寬度wg是在從約3nm至約5nm的范圍內(nèi)。在一些實施例中，很好的控制槽108g的縱橫比(例如，dg/wg)從而使得槽108g能夠被隨后形成的柵極介電層和柵極(圖2k中所示)填充。例如，槽108g的縱橫比(例如，dg/wg)在從約1至約3的范圍內(nèi)。

如圖3所示，半導體鰭108包括基體(base)108b和多個從基體108b向突出的突出件108p，并且突出件108p通過間隙(例如，槽108g的寬度wg)彼此隔開。

在一些實施例中，一對兒突出件108p形成在基體108b上方并且被槽108g隔開。在可選地實施例中，三個或更多的突出件108p形成在基體108b上方并且被兩個或更多的槽108g隔開。圖3中的槽108g是具有矩形截面的槽。在一些實施例中，槽108g是具有三角形截面的槽。在可選地實施例中，槽108g是具有圓形截面的槽。當形成兩個或更多的槽108g時，每個槽108g的尺寸(例如，寬度wg和/或深度dg)不要求完全相同。在一些實施例中，三個或更多的突出件108p被兩個或更多的具有不同寬度wg和/或深度dg的槽108g隔開。在可選地實施例中，三個或更多的突出件108p被兩個或更多的具有相同寬度wg和/或深度dg的槽108g隔開。

圖2g是處于制造方法的各個階段之一的半導體器件的立體圖。在圖1的步驟s40中并且如圖2f至圖2g所示，形成柵極堆疊件gs(圖2k中所示)從而部分地覆蓋半導體鰭108、槽108g和絕緣體110a。參照圖2g到圖2k，討論了柵極堆疊件gs(圖2k中所示)的形成。

如圖2g所示，形成槽108g之后，形成柵極介電層112以共形地覆蓋絕緣體110a和具有槽108g的半導體鰭108。槽108g被柵極介電層112共形地覆蓋并且槽108g沒有被柵極介電層112填充。換言之，柵極介電層112足夠薄以及槽108g沒有被柵極介電層112完全占據(jù)。在一個實施例中，柵極介電層112的厚度在從約20nm至50nm的范圍內(nèi)。柵極介電層112可以包括氧化硅、氮化硅、氧氮化硅或高k電介質(zhì)。高k電介質(zhì)包括金屬氧化物。用于高k電介質(zhì)的金屬氧化物的實例包括li,be,mg,ca,sr,sc,y,zr,hf,al,la,ce,pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu的氧化物和/或它們的混合物?？梢酝ㄟ^諸如原子層沉積(ald)，化學汽相沉積(cvd)、物理汽相沉積(pvd)、熱氧化、uv-臭氧氧化等的合適的工藝形成柵極介電層112。

圖2h是處于制造方法的各個階段之一的半導體器件的立體圖。在圖1的步驟s40中并且如圖2g至圖2h所示，至少一個偽柵極帶114形成在柵極介電層112上，其中，偽柵極帶114的縱向d1與半導體鰭108的縱向d2不同。在一些實施例中，偽柵極帶114的縱向d1垂直于半導體鰭108的縱向d2。圖2h中示出的偽柵極帶114的數(shù)量僅僅用于示意性的目的，在一些可選地實施例中，根據(jù)實際設計需要可以形成兩個或更多的平行的柵極帶。偽柵極帶114包括諸如多晶硅、非晶硅或它們的組合的含硅材料。

應該注意，半導體鰭108的被偽柵極帶114覆蓋或與偽柵極帶114重疊的槽108g被偽柵極帶114的部分填充。

如圖2h所示，在形成偽柵極帶114之后，一對兒間隔件116形成在偽柵極帶114的側(cè)壁上。該對兒間隔件116形成在柵極介電層112上并且沿著偽柵極帶114的側(cè)壁延伸。該對兒間隔件116由諸如氮化硅或sicon的介電材料形成。該對兒間隔件116可以包括單層或多層結(jié)構(gòu)。

圖2i是處于制造方法的各個階段之一的半導體器件的立體圖。在圖1的步驟s40中并且如圖2h至圖2i所示，形成圖案化的介電層118以覆蓋間隔件116和沒有被偽柵極帶114覆蓋的柵極介電層112。例如，圖案化的介電層118的頂面與偽柵極帶114的頂面基本共面。在一些實施例中,在形成圖案化的介電層118之前，可以提前實施一些工藝，例如，柵極介電層112的圖案化工藝、半導體鰭凹進工藝、半導體鰭上的應變的源極/漏極外延工藝、硅化工藝等。省略了上述可選工藝的細節(jié)。

如圖2i所示，在一個實施例中,形成在偽柵極帶114的側(cè)壁上的該對兒間隔件116可以看作臨近偽柵極帶114的介電結(jié)構(gòu)ds。在可選地實施例中,該對兒間隔件116和圖案化的介電層118的組合可以看作臨近偽柵極帶114的介電結(jié)構(gòu)ds。換句話說，偽柵極帶114可以嵌入介電結(jié)構(gòu)ds中并且介電結(jié)構(gòu)ds部分地覆蓋半導體鰭108和絕緣體110a。

圖2j是處于制造方法的各個階段之一的半導體器件的立體圖。在圖1的步驟s40中并且如圖2i至圖2j所示去除偽柵極帶114。在一個實施例中，例如，通過蝕刻工藝去除偽柵極帶114。通過適當?shù)剡x擇蝕刻劑，使得去除偽柵極帶114而明顯地沒有損壞圖案化的介電層118、柵極介電層112和間隔件116。去除偽柵極帶114之后，在該對兒間隔件116之間形成腔c。換言之，柵極介電層112通過腔c部分地暴露。

圖2k是處于制造方法的各個階段之一的半導體器件的立體圖。在圖1的步驟s40中并且如圖2j至圖2k所示，形成腔c之后，柵極122形成在腔c中并且填充腔c，以及柵極122覆蓋由腔c暴露的柵極介電層112。柵極122的寬度與偽柵極帶114的寬度完全相同(如圖2i所示)。finfet的溝道長度與柵極122的寬度有關(guān)或由柵極122的寬度確定。也就是說，半導體鰭108的與柵極122重疊和被柵極122覆蓋的部分用作finfet的溝道。

如圖2k所示，在一個實施例中，例如，將柵極122和下面的柵極介電層112看作柵極堆疊件gs，介電結(jié)構(gòu)ds(該對兒間隔件116或該對兒間隔件116與圖案化的介電層118的組合)形成在柵極堆疊件gs上，并且介電結(jié)構(gòu)ds的頂面與柵極堆疊件gs的頂面基本齊平。在可選地實施例中，可以省略上述的柵極替換工藝(圖2j和圖2k)。

應該注意，在一些實施例中，槽108g可以形成并分布在半導體鰭108的頂面的預定的部分區(qū)域上，并且柵極122可以覆蓋預定的部分區(qū)域(其上分布有槽108g)或與預定的部分區(qū)域重疊。在可選地實施例中，槽108g也可以分布在頂面t2的沒有被柵極122覆蓋或與柵極122重疊的其它區(qū)域上。

應該注意，形成柵極122之后，半導體鰭108的被柵極122覆蓋或與柵極122重疊的槽108g被柵極122部分地填充。由于槽108g的形成，半導體鰭108g和柵極122之間的影響區(qū)(affectionarea)增大。由于槽108g增大了半導體鰭108的表面積和半導體鰭108g和柵極122之間的影響區(qū)，因此柵極122更有效地控制半導體鰭108中的溝道。由于電子趨膚效應，半導體鰭108增加的表面積可以增加finfet飽和電流和電流密度。因此，增強了上述finfet的電流驅(qū)動能力，并且得到了高功率的finfet。

根據(jù)本發(fā)明的一些實施例，提供了一種finfet，包括襯底，多個絕緣體和柵極堆疊件。襯底包括多個溝槽和位于溝槽之間的至少一個半導體鰭，其中，半導體鰭包括至少一個槽，并且至少一個槽位于半導體鰭的頂面上。絕緣體設置在溝槽中。柵極堆疊件部分地覆蓋半導體鰭、至少一個槽和絕緣體。

根據(jù)本發(fā)明的可選地實施例，提供了一種finfet，包括襯底，多個絕緣體、柵極介電層和柵極和柵極堆疊件。襯底包括多個溝槽和位于溝槽之間的至少一個半導體鰭，其中，半導體鰭包括至少一個槽，并且至少一個槽位于半導體鰭的頂面上。絕緣體設置在溝槽中。柵極介電層部分地覆蓋半導體鰭、至少一個槽和絕緣體。柵極設置在柵極介電層上，其中，柵極介電層共形地覆蓋槽以及至少一個槽被柵極的部分填充。

根據(jù)本發(fā)明的又一可選地實施例，提供了一種finfet，包括襯底，多個絕緣體和柵極堆疊件。襯底包括多個溝槽和位于溝槽之間的至少一個半導體鰭，其中，半導體鰭包括基體和多個從基體向上突出的突出件，突出件彼此隔開。絕緣體設置在溝槽中。柵極堆疊件部分地覆蓋基體、突出件和絕緣體。

根據(jù)本發(fā)明的一個實施例，提供了一種鰭式場效應晶體管(finfet)，包括：襯底，包括多個溝槽和位于所述溝槽之間的至少一個半導體鰭，其中，所述半導體鰭包括至少一個槽，所述至少一個槽位于所述半導體鰭的頂面上；多個絕緣體，位于所述溝槽中；以及柵極堆疊件，部分地覆蓋所述半導體鰭、所述至少一個槽和所述絕緣體。

在上述鰭式場效應晶體管中，所述至少一個槽的深度是在從所述半導體鰭的高度的10％至15％的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽的深度在從3nm至5nm的范圍內(nèi)，以及所述半導體鰭的高度在從20nm至50nm的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽的寬度是在從所述半導體鰭的寬度的30％至50％的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽的寬度在從3nm至5nm的范圍內(nèi)，以及所述半導體鰭的寬度在從20nm至50nm的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽沿著所述半導體鰭的縱向方向延伸。

在上述鰭式場效應晶體管中，所述至少一個槽包括多個平行的槽。

在上述鰭式場效應晶體管中，所述至少一個槽包括分布在所述半導體鰭的所述頂面上的多個槽。

根據(jù)本發(fā)明的另一實施例，還提供了一種鰭式場效應晶體管(finfet)，包括：襯底，包括多個溝槽和位于所述溝槽之間的至少一個半導體鰭，其中，所述半導體鰭包括至少一個槽，所述至少一個槽位于所述半導體鰭的頂面上；多個絕緣體，位于所述溝槽中；柵極介電層，部分地覆蓋所述半導體鰭、所述至少一個槽和所述絕緣體；以及柵極，設置在所述柵極介電層上，其中，所述柵極介電層共形地覆蓋所述槽以及所述至少一個槽被所述柵極的部分填充。

在上述鰭式場效應晶體管中，所述至少一個槽的深度是在從所述半導體鰭的高度的10％至15％的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽的深度在從3nm至5nm的范圍內(nèi)，以及所述半導體鰭的高度在從20nm至50nm的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽的寬度是在從所述半導體鰭的寬度的30％至50％的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽的寬度在從3nm至5nm的范圍內(nèi)，以及所述半導體鰭的寬度在從20nm至50nm的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽沿著所述半導體鰭的縱向方向延伸。

在上述鰭式場效應晶體管中，所述至少一個槽包括多個平行的槽。

在上述鰭式場效應晶體管中，所述至少一個槽包括分布在所述半導體鰭的所述頂面上的多個槽。

根據(jù)本發(fā)明的又一實施例，還提供了一種鰭式場效應晶體管(finfet)，包括：襯底，包括多個溝槽和位于所述溝槽之間的至少一個半導體鰭，其中，所述半導體鰭包括基體和從所述基體向上突出的多個突出件，以及所述突出件彼此隔開；多個絕緣體，位于所述溝槽中；以及柵極堆疊件，部分地覆蓋所述基體、所述突出件和所述絕緣體。

在上述鰭式場效應晶體管中，所述突出件的高度是在從所述基體的高度的10％至15％的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述突出件的高度在從3nm至5nm的范圍內(nèi)，以及所述基體的高度在從20nm至50nm的范圍內(nèi)。

在上述鰭式場效應晶體管中，兩個相鄰的所述突出件之間的間隙在從3nm至5nm的范圍內(nèi)。

根據(jù)本發(fā)明的一個實施例，提供了一種鰭式場效應晶體管(finfet)，包括：襯底，包括多個溝槽和位于所述溝槽之間的至少一個半導體鰭，其中，所述半導體鰭包括至少一個槽，所述至少一個槽位于所述半導體鰭的頂面上；多個絕緣體，位于所述溝槽中；以及柵極堆疊件，部分地覆蓋所述半導體鰭、所述至少一個槽和所述絕緣體。

在上述鰭式場效應晶體管中，所述至少一個槽的深度是在從所述半導體鰭的高度的10％至15％的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽的深度在從3nm至5nm的范圍內(nèi)，以及所述半導體鰭的高度在從20nm至50nm的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽的寬度是在從所述半導體鰭的寬度的30％至50％的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽的寬度在從3nm至5nm的范圍內(nèi)，以及所述半導體鰭的寬度在從20nm至50nm的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽沿著所述半導體鰭的縱向方向延伸。

在上述鰭式場效應晶體管中，所述至少一個槽包括多個平行的槽。

在上述鰭式場效應晶體管中，所述至少一個槽包括分布在所述半導體鰭的所述頂面上的多個槽。

根據(jù)本發(fā)明的另一實施例，還提供了一種鰭式場效應晶體管(finfet)，包括：襯底，包括多個溝槽和位于所述溝槽之間的至少一個半導體鰭，其中，所述半導體鰭包括至少一個槽，所述至少一個槽位于所述半導體鰭的頂面上；多個絕緣體，位于所述溝槽中；柵極介電層，部分地覆蓋所述半導體鰭、所述至少一個槽和所述絕緣體；以及柵極，設置在所述柵極介電層上，其中，所述柵極介電層共形地覆蓋所述槽以及所述至少一個槽被所述柵極的部分填充。

在上述鰭式場效應晶體管中，所述至少一個槽的深度是在從所述半導體鰭的高度的10％至15％的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽的深度在從3nm至5nm的范圍內(nèi)，以及所述半導體鰭的高度在從20nm至50nm的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽的寬度是在從所述半導體鰭的寬度的30％至50％的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽的寬度在從3nm至5nm的范圍內(nèi)，以及所述半導體鰭的寬度在從20nm至50nm的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述至少一個槽沿著所述半導體鰭的縱向方向延伸。

在上述鰭式場效應晶體管中，所述至少一個槽包括多個平行的槽。

在上述鰭式場效應晶體管中，所述至少一個槽包括分布在所述半導體鰭的所述頂面上的多個槽。

根據(jù)本發(fā)明的又一實施例，還提供了一種鰭式場效應晶體管(finfet)，包括：襯底，包括多個溝槽和位于所述溝槽之間的至少一個半導體鰭，其中，所述半導體鰭包括基體和從所述基體向上突出的多個突出件，以及所述突出件彼此隔開；多個絕緣體，位于所述溝槽中；以及柵極堆疊件，部分地覆蓋所述基體、所述突出件和所述絕緣體。

在上述鰭式場效應晶體管中，所述突出件的高度是在從所述基體的高度的10％至15％的范圍內(nèi)。

在上述鰭式場效應晶體管中，所述突出件的高度在從3nm至5nm的范圍內(nèi)，以及所述基體的高度在從20nm至50nm的范圍內(nèi)。

在上述鰭式場效應晶體管中，兩個相鄰的所述突出件之間的間隙在從3nm至5nm的范圍內(nèi)。

上述內(nèi)容概括了幾個實施例的特征使得本領(lǐng)域技術(shù)人員可更好地理解本公開的各個方面。本領(lǐng)域技術(shù)人員應該理解，可以很容易地使用本發(fā)明作為基礎來設計或更改其他的處理和結(jié)構(gòu)以用于達到與本發(fā)明所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點。本領(lǐng)域技術(shù)人員也應該意識到，這些等效結(jié)構(gòu)并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進行多種變化、替換以及改變。