專利名稱：集成電路的測試方法與裝置的制作方法
技術領域：
本發(fā)明與集成電路的測試有關，更具體地說與靜態(tài)電流測試和圓片級測試相關。
當一個互補金屬氧化物半導體(CMOS)電路處于靜態(tài)時，理想地說，電路中沒有從電源流出的電流。一個有缺陷的CMOS邏輯器件可以使得有電流從電源流出。理論上講，通過測試靜態(tài)漏(源)電流IDDQ來表征CMOS邏輯器件并找出有缺陷的器件是可能的。雖然一個有缺陷的CMOS器件可能在它的瞬態(tài)電流中會表現(xiàn)出異常情形，但是一般來說可以預計，由于有缺陷的個別邏輯門所引起的異常瞬態(tài)電流會被整個電路的瞬態(tài)電流所掩蓋。當然，對每一個邏輯門都做一個電流監(jiān)測器使得異常瞬態(tài)電流成為可測的并且測試速度提高是可能的。然而，這種方法要求太高，在應用中可能是行不通的。
有許多關于現(xiàn)有技術中各種靜態(tài)電流測試方法的信息，包括“CMOS超大規(guī)模集成電路的內置電流監(jiān)測器”，A.Rubio等人著，1995年在法國巴黎舉行的IEEE歐洲設計與測試年會上發(fā)表；“內置電流測試”，W.Maly和M.Patyra著，發(fā)表于IEEE固態(tài)電路期刊，第27卷，第3期，1992年3月號；“電流測試的均衡BIC傳感器”，J.Rius和J.Figueras著，發(fā)表于《電子測試、理論和應用》期刊，1992年；以及“CMOS中IDDQ測試的內置電流傳感器”，C.Hsue和C.Lin著，在1993年國際測試年會上發(fā)表，由新澤西州普林斯頓的AT&T貝爾實驗室出版。
正如在現(xiàn)有技術中所見到的，靜態(tài)電流測試在CMOS數(shù)字電路中是有效的，有較高的探測明顯缺陷的覆蓋水平，而只需較少數(shù)量的測試向量。片上內置的電流傳感器相對于片外形式具有更多的優(yōu)點，因為片上傳感器能夠以更高的鑒別力來探測有缺陷的靜態(tài)電流水平，并且具有相對較快的測試速度。可靠的電路設計成為電流測試技術應用中的關鍵點。靜態(tài)電流測試電路在測試超大規(guī)模(VLSI)CMOS集成電路中的應用已經被評估過。一大套傳感器的開發(fā)可以獲得。
一個靜態(tài)CMOS單元的電流并不總是固定的。當輸出時鐘的轉變發(fā)生時，一個IDD電流的尖峰就能夠被觀察到。這個尖峰是由于在輸出電路節(jié)點處負載電容的充電和放電引起的，另外，流經電路部分中PMOS和NMOS晶體管的改變狀態(tài)的疊加電流也能引起這種尖峰。當這種轉變完成后，單元處于靜態(tài)，而且實際上，IDD接近于零并且在轉變發(fā)生之前一直保持在這個范圍之內。靜態(tài)電流對電路性能衰減和其它引起IDDQ高于正常IDDQ許多數(shù)量級的缺陷十分敏感。根據(jù)IDDQ電流的這種特性來探測缺陷。
基本上認為，器件的缺陷電流的測試是通過對器件Vdd衰減的觀察而得到的。這是由于器件電源線的寄生電容的放電而引起的。參照圖2，IDDQ電流的測量需要一個額外的Vdd壓焊點或一個偽Vdd(PVdd)通過一個開關來提供動態(tài)電流，如圖2中所示的開關20。兩個外加數(shù)字信號，激勵12和監(jiān)測器14用來確定表征缺陷電流的延遲時間。注意圖2中標注為監(jiān)測器10的電路為芯片上每一個Vdd引腳所重復。
靜態(tài)電流的測量和測試提供了CMOS器件許多方面的信息?？梢云谕玫搅魉€器件測試，特別是減少與測試相關的硬件以及減少測試所需時間的靜態(tài)電流測試。同樣，也可期望擴展靜態(tài)測試，并因此減少保證故障覆蓋率的測試次數(shù)。
概要在下面的闡述中，將列出大量具體的細節(jié)，例如具體的時序、字或字節(jié)長度等，來提供一個對本發(fā)明的全面理解。然而，顯然對于那些本領域的技術人員，沒有這些具體細節(jié)，本發(fā)明仍可被理解。在另一種情況下，為了不至于因一些不必要的細節(jié)而影響了對本發(fā)明的理解，電路以框圖的形式示出。通常，關于時序考慮的細節(jié)和類似的細節(jié)被省略，因為這些細節(jié)對整個發(fā)明的理解不是必要的，并且是在相關技術領域中普通人員的技能范圍內。
術語“總線”用于指代多個信號或用于傳輸一個或更多各種象數(shù)據(jù)、地址、控制或狀態(tài)等這些信息類型的導線。術語“確認”和“否認”分別用來指代將一個信號、狀態(tài)碼或類似的電路置于其邏輯真或邏輯假狀態(tài)。如果邏輯真狀態(tài)是邏輯電平1，那么邏輯假狀態(tài)就是邏輯電平0。反之，如果邏輯真狀態(tài)是邏輯電平0，那么邏輯假狀態(tài)就是邏輯電平1。
出于一致性和連續(xù)性的目的，具有多種功能和(或)為明確起見而采用多個名稱的壓焊點或引腳，比如一個用于偽Vdd和輸出的壓焊點(PVdd/0UT0)，可以由任一個或所有可采用的名稱表示。任何或所有使用名稱的缺省并不意味著這個壓焊點或引腳的任一功能或特性的消失。
應要理解的是，為了描述的簡單明了，所闡述的部分沒有必要按比例畫出。例如，為了清楚，一些部分的尺寸相對于其它部分被放大。此外，在合適的地方，參照號被重復，用于指示相應的或類似的部分。
工作原理本發(fā)明給出了一種擴大了現(xiàn)有技術的測試覆蓋面并且減少了進行測試所需的傳統(tǒng)測試向量數(shù)量的靜態(tài)電流測試方法。本發(fā)明具體適用于現(xiàn)有技術所要求的開關數(shù)不能過多的大規(guī)模集成電路。在應用于圓片級測試的本發(fā)明的一個實施方法中，測試電路做在劃片道里，避免了把集成電路上寶貴的硅面積用于測試電路。本發(fā)明提出了一種只需一個引腳對器件提供電源就能進行靜態(tài)電流測試的方法。本發(fā)明的另一個實施方法是用大的與端口引腳相關的P溝上拉管來實現(xiàn)并聯(lián)開關。本發(fā)明的另一個實施方法則為給集成電路提供測試信號而加進一個線性反饋移位寄存器(LFSR)。第二個LFSR可用于測試結果的證實或向量分析。任一個或兩個LFSR均可包含在劃片道里。
在本發(fā)明的一個實施方法中，電流監(jiān)測器、測試激勵產生器、響應分析器和時鐘對于測試被電路(CUT)來講都是外部的，這樣可以減少進行測試所需的硅面積。對圓片級測試，劃片道未用的面積被用于測試，然后在芯片組裝過程中廢棄。這種測試方法的優(yōu)點包括增加了用于設計集成電路的芯片面積，用比通常圓片級測試(即器件測試器的速度)要高的頻率測試芯片的可變頻率控制的可用性，以及使用劃片道中一個監(jiān)測電路來測試多個集成電路的能力。
本發(fā)明的另一個實施方法利用了那些因封裝造成的配置限制以及其它原因造成的未使用芯片面積。比如，一般來說邊角由于熱的或機械應力而無法接出，這些應力常常導致鈍化層裂開和其它可靠性問題。對這些芯片一次性部分的使用允許一種高效率的測試，這種測試并不與器件的功能或可用的電路面積相矛盾。這些一次性面積的使用還使改進的內置式測試(BIST)的應用超出圓片級測試。BIST不僅對用戶而且對工廠測試都具有價值。在一個實施方法中，電流監(jiān)測器、激勵產生器、響應分析器和時鐘都做在集成電路中，并且通過減少測試向量數(shù)來簡化器件測試。
本發(fā)明的另一個實施方法是把電流監(jiān)測器加進劃片道中，而把激勵產生器和時鐘則放在芯片上。已有許多種設計者和用戶可得到的本發(fā)明的變化形式。


圖1以框圖的形式示出一個根據(jù)本發(fā)明的一個實施方法的測試系統(tǒng)。
圖2以電路圖的形式示出根據(jù)本發(fā)明的一個實施方法的圖1中測試系統(tǒng)的詳細部分，它有一個芯片內的測試單元和一個芯片外的監(jiān)測單元。
圖3以框圖的形式示出根據(jù)本發(fā)明的一個實施方法的劃片道中含有監(jiān)測器的圓片的一部分。
圖4以框圖的形式示出根據(jù)本發(fā)明的一個實施方法的靜態(tài)電流劃片道單元。
圖5以框圖的形式示出根據(jù)本發(fā)明的一個實施方法的含有一個芯片和一個監(jiān)測單元的圓片。
圖6以框圖的形式示出根據(jù)本發(fā)明的一個實施方法的含有用于靜態(tài)測試的測試組的芯片。
圖7以框圖的形式示出根據(jù)本發(fā)明的一個實施方法的圖6中含有一個監(jiān)測單元和一個用于測試組的邏輯電路的芯片的一部分。
圖8以框圖的形式示出根據(jù)本發(fā)明的一個實施方法的圖7中的監(jiān)測單元。
圖9以框圖的形式示出根據(jù)本發(fā)明的一個實施方法的圖7中測試組的一部分。
圖10以框圖的形式示出根據(jù)本發(fā)明的一個實施方法的為測試電路而加進了與圖7中一樣的圖案產生器和響應分析器的有一個輸入測試組和一個輸出測試組的測試系統(tǒng)。
圖11以時序圖的形式示出根據(jù)本發(fā)明的一個實施方法的在靜態(tài)電流分析中觸發(fā)和監(jiān)測信號的關系。
圖12以時序圖的形式示出根據(jù)本發(fā)明的一個實施方法的在靜態(tài)電流測試中Vdd電壓的延遲和保持的關系。
圖13以框圖的形式示出根據(jù)本發(fā)明的一個實施方法的在圓片上進行靜態(tài)電流測試的探針卡和帶有測試芯片的探針卡的對準。以及圖14以框圖的形式示出根據(jù)本發(fā)明的一個實施方法的具有可進行變化頻率測試的時鐘產生器的測試系統(tǒng)。
圖1示出了一個帶有芯片5和監(jiān)測器10的測試系統(tǒng)1。芯片5在芯片的角上包括測試單元8并且有至少一個電壓源Vdd。監(jiān)測單元10通過導線16向芯片5提供電源電壓Vdd，并通過導線17使監(jiān)測單元10接地。芯片5通過導線12向監(jiān)測單元10提供觸發(fā)信號。觸發(fā)信號由測試單元8提供。測試單元8通過導線14從監(jiān)測單元10接收監(jiān)測信號。測試單元8通過導線18向監(jiān)測單元10提供偽Vdd或“PVdd”。在本發(fā)明的一個實施辦法中芯片5向監(jiān)測單元10提供一個IDDQ狀態(tài)信號。另外，芯片5通過導線120向監(jiān)測單元10提供一個IDDQ MODE信號。當芯片處于工作狀態(tài)并且做好IDDQ測試準備時，IDDQ MODE信號作出顯示。
監(jiān)測單元10具有在芯片5上進行靜態(tài)測試能力。芯片5上被測試的電路部分稱為被測電路或“CUT”。
圖2示出了本發(fā)明的一個實施方法，其中監(jiān)測單元10如在前述Rubio的文章中詳細介紹的一樣。芯片5具有與監(jiān)測單元連接的Vdd壓焊點6和接地壓焊點7。Vdd6通過導線16與監(jiān)測單元10連接。在本發(fā)明的一個實施方法中，導線16通過連接金屬層在圓片上形成。在另一個實施方法中，導線16是一個通過探針卡的一個短通路。圖2中示出的導線16做在劃片道上。注意，監(jiān)測單元10做在劃片道中。芯片5還有另外的用陰影表示的與靜態(tài)測試無直接聯(lián)系的壓焊點。注意，這些額外的壓焊點9用于完成與芯片5工作一致的其它功能。
在本發(fā)明的一個實施方法中，芯片5的上角定為測試單元8。測試單元8做在芯片5的一次性部分上，因為邊角一般不鍵合引出，是表示無用的部分。測試單元8包括壓焊點ACT2，MONOUT3，和PVdd4。ACT2通過導線12與監(jiān)測單元10連接，用于提供觸發(fā)信號。測試單元8提供觸發(fā)信號給邏輯門22，放大器24，電平探測器26和鎖存器28。在本發(fā)明的一個實施方法中，PVdd4給圖2中監(jiān)測單元10的所有電路提供電源。注意，邏輯門22是一個或非門，并且觸發(fā)信號提供給鎖存器28的復位輸入端。MONOUT3通過導線14與監(jiān)測單元10連接，使得測試單元8接收到監(jiān)測信號。這個監(jiān)測信號作為鎖存器28的一個輸出。PVdd4通過導線18與監(jiān)測單元10連接。PVdd4是一個與開關20和監(jiān)測單元10中放大器24連接的偽Vdd。注意，PVdd4通過劃片道中的監(jiān)測單元10與Vdd6連接。導線16還連接放大器24的一個輸入。放大器24通過導線19連接電平探測器26。電平探測器26通過導線13再與鎖存器28連接。
圖3示出了一部分圓片70上的芯片配置和監(jiān)測器組。圓片70由多個劃片道65確定布局的芯片構成。這里，芯片72是一個做在圓片70上芯片的例子。芯片72被四個監(jiān)測單元60、61、62、63所包圍。注意，在圓片70的參數(shù)中，每一個芯片至少有一個相鄰的監(jiān)測單元。另外的實施方法加進了各種配置，有的要求較少的監(jiān)測單元。每一個監(jiān)測單元都包含在劃片道中。每一個監(jiān)測單元都類似于監(jiān)測單元10。監(jiān)測器63位于芯片72和芯片74之間。在本發(fā)明的一個實施方法中，監(jiān)測器63被用來測試芯片72和芯片74。也就是說，監(jiān)測器63可用于測試芯片72和(或)芯片74。在另一實施方法中，監(jiān)測器63僅用于測試芯片74而監(jiān)測器62僅用于測試芯片72。在本發(fā)明的一個實施方法中，監(jiān)測單元60、61、62、63分別代表一個包含根據(jù)圖1中的測試單元8和監(jiān)測單元10部分的復合單元。
注意，其它的實施方法可能會加進一些監(jiān)測器，并且可以加進監(jiān)測單元10的別的實施方法。注意，監(jiān)測器60、61、62、63包括在劃片道65中。在本發(fā)明的一個實施方法中，監(jiān)測器60、61、62、63都用于測試芯片72，其中每一芯片的測試都使用它每邊的監(jiān)測單元，這使得對任一單元有格外電源要求的大芯片全部覆蓋。注意，定制的配置可以滿足各種圓片尺寸。
接下來是圖4，圖4示出了監(jiān)測單元10的一個實施方法，IDDQ劃片道單元51置于劃片道65中。監(jiān)測邏輯單元54是IDDQ劃片道單元51的一部分。與監(jiān)測邏輯單元54相鄰的是幾個壓焊點，包括PVdd30、32、50，Vdd34、36，MONOUT38，ACT40，IN0 42，IN1 44，IN2 46，IN3 48和GND52。在圖4所表示的實施方法中，IDDQ劃片道單元51包括與圖2中測試單元8所含壓焊點相同的壓焊點。如圖2中所示，壓焊點ACT2，MONOUT3和PVdd4分別與圖4中的壓焊點ACT40，MONOUT38和PVdd50相對應。在IDDQ劃片道單元51中，Vdd34，Vdd36和GND52與被測器件上對應的電源和接地引腳短接。圖4所示的實施方法，不需要加在圖1中測試單元8上的額外壓焊點，但是要使用劃片道中一次性面積來放置測試用的壓焊點。在本發(fā)明的一個實施方法中，監(jiān)測邏輯單元54是包含根據(jù)圖1中的測試單元8和監(jiān)測單元10的復合單元。
圖5示出了一個根據(jù)圖2的測試系統(tǒng)，其中ACT2、MONOUT3、PVdd4、Vdd6和GND7均與監(jiān)測單元10連接。在一個實施方法中，把ACT2、MONOUT3、PVdd4、Vdd6和GND7與監(jiān)測單元10相連接，專門為從各個壓焊點到芯片邊緣提供通路，并且隨后通過劃片道中至少一層與監(jiān)測單元10連接。為一致性起見，其它的壓焊點用陰影表示。圖5中的測試系統(tǒng)可以通過芯片上的專用開關，芯片外的開關或芯片上連接輸入輸出(I/O)環(huán)的配置來實現(xiàn)必需的開關。
參照圖1，2，和5所示的實施方法，圓片級的測試是通過將測試單元8放在芯片5的至少一個角上來完成的。因為邊角的壓焊點一般不被鍵合引出并總的認為是一次性可用，所以這種方法是一個優(yōu)點。注意，本發(fā)明的另一個實施方法包括在芯片5的外面放置測試單元8中所示的壓焊點，具體來講就是ACT2、MONOUT3和Pvdd4。
考慮圖2中監(jiān)測單元10的布局，注意監(jiān)測單元10中的大部分面積被開關20的尺寸所占用，并象圖3所示的一樣，多個監(jiān)測單元10可能被每一個芯片采用。多個監(jiān)測器允許對芯片5提供更高的電源電壓，這對含多個電源壓焊點(即Vdd6)的芯片5來講尤為期望得到。多個監(jiān)測器的使用使得接收觸發(fā)信號的監(jiān)測器都能探測到芯片5的缺陷。另外，在一般的測試條件下(即非靜態(tài)Idd測試)，監(jiān)測單元10從測試系統(tǒng)中省去。電源直接與Vdd相連而不是要通過監(jiān)測單元10的電流監(jiān)測開關。雖然另外的實施方法將監(jiān)測單元10放在芯片5上，但是放置在劃片道中通常能降低設計限制和提高測試靈活性。
利用芯片5上現(xiàn)有的壓焊點尤其具有優(yōu)勢。例如，克服了在芯片5上另加電路的問題，另一實施方法利用現(xiàn)有的與輸出壓焊點相連的輸出緩沖器作為開關。FIGs.6和7示出了輸出緩沖器的再利用。
根據(jù)圖6，芯片71包括幾個測試組20、21和29。圖7給出了對測試組68的詳細描述。如圖6所示，測試組68包括PVdd/OUT023，PVdd/OUT135，Vdd25，PVdd/OUT2 37和PVdd/OUT2 37。在測試中，壓焊點23可用作偽Vdd，PVdd；并且在一般工作中，壓焊點23可作為一個輸出，OUT0。所示的其它壓焊點有類似的用途。在測試組21和29中有類似的群組。一個測試組中可包含任意數(shù)目的輸出壓焊點。輸出壓焊點的數(shù)量通常是由Vdd壓焊點的放置所決定的。測試組20、21和29反映了這種依賴性，因為它們都有被輸出壓焊點23、35、37和27包圍的電源壓焊點Vdd25。
參照圖7，對一個實施方法的測試組68的詳細描述包括壓焊點23到27。監(jiān)測單元67中標有“或非”的輸出連接到多路調制器(MUXs)45到47。多路調制器45到47都接收一個表示在一般狀態(tài)下工作的一般功能輸入(NFI)，以及來自NOR輸出的一個輸入。MUX45與輸出緩沖器33連接，MUX47與輸出緩沖器31連接。本實施方法的監(jiān)測單元67包含在芯片71中，并在測試中用現(xiàn)有的輸出緩沖器作為開關。Vdd25與圖6和7中PVdd/OUT023到PVdd/OUT3 27表示的多個輸出壓焊點相關。一個輸出緩沖器與一個電源壓焊點和一個相關的輸出壓焊點連接，并且每一個輸出緩沖器進一步與相關的多路調制器連接。輸出緩沖器33與Vdd25和PVdd/OUT0 23連接。MUX45與輸出緩沖器33連接。類似的，輸出緩沖器31與Vdd25和PVdd/OUT327連接。MUX47與輸出緩沖器31連接。在本發(fā)明的一個實施方法中，IDDQ測試時，輸出N溝道組在IDDQ狀態(tài)信號高時被關閉。
繼續(xù)參看圖7，靜態(tài)電流測試由監(jiān)測單元67控制。監(jiān)測單元空制與用于測試的輸出緩器相連的MUX47至MUX45。在本發(fā)明的一個實施方法中，在靜態(tài)測試期間，監(jiān)測單元67可以使所有的輸出緩沖器P溝上拉管33至31打開或關上，同時使輸出N溝道組無效。同樣在靜態(tài)測試期間PVdd加到壓焊點23到27上。對于靜態(tài)測試之外的工作，一般功能輸入(NFI〕信號提供給多路調制器45到47，并且在無外部電壓加到壓焊點23到27時作為輸出壓焊點。
再參看圖7，Vdd25與監(jiān)測單元67連接。一個觸發(fā)信號通過ACT55提供給監(jiān)測單元67。監(jiān)測單元67輸出監(jiān)測信號給MONOUT43。參照詳細描述監(jiān)測單元67的圖8。一個IDDQ狀態(tài)信號由IDDQ MODE49提供給監(jiān)測單元67、LFSR57和MUX45-47。Vdd25更進一步與被測電路(CUT〕73連接。監(jiān)測單元67與監(jiān)測單元10具有很大的不同，因為監(jiān)測單元10包含開關20，而監(jiān)測單元67則將與壓焊點23-27相連的輸出緩沖器用作開關。監(jiān)測器67允許偽Vdd電源通過壓焊點23-27從芯片71的外部提供。注意，在本發(fā)明的一個實施方法中，P溝道開關的阱在一般狀態(tài)下與Vdd連接，而在IDDQ狀態(tài)下與PVdd連接?？梢缘玫搅硗庖恍┺D換輸出引腳的方法，它們包括利用其它未使用的I/O引腳作為PVdd電源提供的多功能引腳。
圖8對圖7中監(jiān)測單元67的一個電路實施方法作了更加詳細的說明。監(jiān)測單元67接收輸入Vdd、PVdd、IDDQ狀態(tài)信號和觸發(fā)信號。監(jiān)測單元67向MONOUT43提供輸出并提供NOR信號。具體來講，監(jiān)測單元67從IDDQMODE49接收IDDQ狀態(tài)信號作為電平探測器58的輸入。IDDQ狀態(tài)信號同樣被提供給放大器56。放大器56與電平探測器58連接。電平探測器58與鎖存器59連接。鎖存器59輸出監(jiān)測信號給MONOUT43和邏輯門89。邏輯門89還從ACT55接收觸發(fā)信號并輸出NOR輸出給MUXs45-47。來自ACT55的觸發(fā)信號還被提供給鎖存器59的復位端。放大器56從PVdd53和Vdd25接收輸入。來自ACT55的觸發(fā)信號提供給放大器56。注意，另一個實施方法可以在內部提供一個PVdd信號，從而不再需要一個單獨的PVdd壓焊點。
圖9示出了一個根據(jù)圖2中測試系統(tǒng)另一個實施方法的用于IDDQ劃片道單元51的端口引腳，其中端口引腳具有失效上拉功能。開關76與Vdd78和輸出緩沖器77連接。輸出緩沖器77與Vdd78和OUT0連接。在圖9所示的另一個實施方法中，一個IDDQ狀態(tài)信號提供給連接器69和邏輯門75，其中，邏輯門75是一個反相器。一個一般功能輸入(NFI〕信號提供給CMOS連接器69，其中，連接器69與開關76和邏輯門75的輸出連接。在本發(fā)明的一個實施方法中，由于在IDDQ測試期間所有的輸出P溝上拉管都無效，因此通過開關20提供給被測電路的電流明顯降低。開關20的最后尺寸因此減小，這是電路設計和制造所希望的。
當IDDQ狀態(tài)信號變低時，監(jiān)測信號也變低。參照圖2，注意，觸發(fā)信號使得開關20開或關。電源加到Vdd的一般測試是在觸發(fā)信號為低、開關20關閉時進行的。衰減的一般測試在IDDQ狀態(tài)信號為低、觸發(fā)信號為高時進行。衰減一般測試通常用于驗證輸出緩沖器是否處于規(guī)定的狀態(tài)。正如圖9所示，低的IDDQ狀態(tài)信號使P溝上拉管有效。正如圖2所示，在衰減一般測試和IDDQ測試期間，電源提供給PVdd。在衰減一般測試期間觸發(fā)信號保持高電平。
如圖2所示，IDDQ測試在IDDQ狀態(tài)信號為高，以及電源提供給PVdd時進行。這里開關20做在芯片的一次性部分上或在劃片道中，所以衰減一般測試和IDDQ測試使用單一探針配置和單一通道探針測試是可能的。與此相對照，圖7所示的實施方法則使用輸出P溝上拉管來實現(xiàn)開關20，這樣通常需要至少兩個探針配置。在電源加到VPDD/OUT023時進行IDDQ測試。在電源加到VDD25進行一般測試期間完成輸出校驗。
圖10示出了本發(fā)明的一個實施方法，其中測試系統(tǒng)由一個被測電路的輸入和一個被測電路的輸出構成。圖10中的測試系統(tǒng)加進了線性反饋移位寄存器(LFSR〕來連接被測電路(CUT〕。CUT82是一個被測電路，并且為了清楚起見它被放在測試組和LFSR之間，雖然還有許多與本發(fā)明一致的其它配置。輸入測試組91直接與CUT82連接。測試向量的產生由用于CUT82而與輸入測試組91連接的LFSR92提供。圖案產生器也被稱作激勵產生器。激勵的產生演變成一個由通過輸入測試組91向CUT82提供各種電壓和信號的LFSR92產生的向量。注意，在一個實施方法中，如圖14所示，數(shù)據(jù)提供給LFSR92。LFSR92用來消除激勵的產生，它要求加到CUT82的輸入源數(shù)量少。
加到CUT82向量或激勵可以使用較少的輸入源來提供，并且應用方法包括串行使用。測試的結果或響應作為CUT82的輸出提供給輸出測試組90。注意，輸入測試組91和(或〕輸出測試組90可置于芯片上或包含在劃片道中。類似地，圖案產生器LFSR92和(或〕響應分析器LFSR93可以在芯片上或被包含在劃片道中。輸出測試組90進一步與又被稱為響應分析器的特征分析器LFSR93連接。LFSR93用于消除測試結果或輸出，使得與工作順序相關的信號儲存于一個諸如存儲位置或寄存器的存儲單元中，從那里信號可以串行移出。圖11示出了根據(jù)圖2所示的本發(fā)明一個實施方法的時序圖。從時刻t0開始，一個觸發(fā)信號變?yōu)楦唠娖?，根?jù)圖2，這個高電平信號將原鎖存器28復位并打開開關20。此時監(jiān)測信號是低電平。在時刻t1觸發(fā)信號變?yōu)槭归_關20關上的低電平，并且開始被監(jiān)測的延遲周期。當監(jiān)測信號變?yōu)楸硎救毕莸母唠娖綍r，監(jiān)測延遲周期在時間t2結束。為了復原而變?yōu)楦唠娖降谋O(jiān)測信號使開關20打開。注意，監(jiān)測信號變高意味著在芯片5上有缺陷。
繼續(xù)看時序11，在觸發(fā)信號變高后不久，在時刻t3，監(jiān)測信號又變?yōu)榈碗娖?。注意，開關20直到時刻t4才關閉。在時刻t4，觸發(fā)信號變?yōu)槭归_關20關上的低電平。在時刻t4以后，觸發(fā)信號保持低電平并且開關保持關閉。正如時序圖11的上部所示，在所示的例子中，t0到t3的時間段代表靜態(tài)IDD高于預計的IDDQ閾值電平的時間。對于時刻t4以后的周期，靜態(tài)IDD低于預計的IDDQ閾值電平。注意，在每一個觸發(fā)信號周期結束時，監(jiān)測信號在樣品窗口中是可測的。
圖12與圖11相關，并表示相關的電壓PVdd，Vdd，IDD，以及放大器24的輸出，電平探測器26的輸出和監(jiān)測信號。圖12的時序圖與圖11的時序圖總體對應。在時刻t0，觸發(fā)信號是高電平且開關20打開。在這一時刻，從圖12中可見IDD上有一個對應的尖峰。從時刻t1開始，Vdd電平開始衰減。從時刻t1開始，放大器24的輸出電平開始增大并在時刻t2達到閾值電平。到達閾值電平表明探測到一個缺陷，并使得電平探測器26高電平輸出，這時的監(jiān)測信號為高電平。注意，監(jiān)測信號保持高電平直至時刻t3。在時刻t2以后，放大器24的輸出衰減至低于閾值電平。電平探測器的輸出在時刻t2出現(xiàn)一個脈沖，并在時刻t2到t3的周期內為低電平。
參照圖2，11，和12，描述本發(fā)明一個實施方法的工作原理的時序圖被詳細地給出。在工作原理中，監(jiān)測單元10被觸發(fā)信號使能。在開始于觸發(fā)信號下降沿的監(jiān)測信號周期的開始，電源被開關20與Vdd切斷，開關20在一個實施方法中是一個P溝道開關晶體管。在IDDQ故障存在時，Vdd從異常的電流途徑衰減，并且放大器24對原始Vdd電平和衰減后的Vdd電平的差進行放大。電平探測器26發(fā)出一個高電平脈沖將IDDQ監(jiān)測鎖存器28置位。然后被置位的鎖存器28將開關20打開以阻止Vdd的進一步衰減。觸發(fā)信號的上升沿終止監(jiān)測信號的周期并且鎖存器28被復位以準備下一個周期。
圖13示出了根據(jù)本發(fā)明一個實施方法的安有對準器的圓片上進行的測試，被稱為“探針”。在探測時，探針卡被用于連接被測的圓片。探針卡通常由在探針測試中用于提供或接收測試向量、電源、接地、時鐘信號和其它給被測電路信號的接觸表面組成。接觸表面與測試器或測試系統(tǒng)連接。與接觸壓焊點連接的是與圓片對準排放的引腳或針腳，以便與CUT上各個壓焊點匹配接觸。
圖13示出了一個探針卡對準器100，其中探針卡101包含與圖4中IDDQ劃片道單元51的壓焊點相對應的探針。為了清楚和易于理解，只示出了幾個這樣的探針。具體來講，探針卡101的探針包括PVdd30，Vdd34、36，MONOUT38，ACT40，OUT1 87，OUT2 88。Vdd34和36在探針卡101上短接，并且一個對準含有CUT的Vdd的驗芯片5，一個對準監(jiān)測器62。注意，芯片5是與圖3中圓片70類似的圓片的一部分。此外，OUT1 87和OUT2 88對準芯片5，而上述的其它探針則對準監(jiān)測器62。圖13所示的探針是探針卡101上典型的類似探針，并且對準芯片5和監(jiān)測器62。另外，所示的探針代表了探針的一部分。在本發(fā)明的另一個實施方法中，探針的類似部分置于探針卡101周圍，并且與芯片5和監(jiān)測器61、芯片5和監(jiān)測器63、以及芯片5和監(jiān)測器60相連。其它的實施方法還加進了監(jiān)測單元60、61、62和(或〕63與芯片5的任一組合。各種配置中各部分的布置可以對大芯片或那些含有功耗計劃放置的模塊的芯片進行有效和可靠的測試。另外，本發(fā)明使這些探針部分可以靈活安排，使得測試環(huán)境滿足不同芯片的各種尺寸。
與圖10所示的實施方法類似的本發(fā)明另一個實施方法示于圖14。數(shù)據(jù)被提供給含有一個LFSR的激勵產生器81。激勵產生器81與CUT83雙向連接。CUT83與能夠向CUT提供獨立時鐘信號的時鐘產生器85連接。附加時鐘源的優(yōu)點是將頻率靈活性加進到CUT83的測試中。時鐘產生器85能夠對CUT83提供另一種頻率，此頻率可以比用于測試器或測試環(huán)境的最大頻率還要高。另一種頻率的產生可以使原來的、速度較慢的測試環(huán)境在新器件頻率提高的情況下進行高性能的測試。一般地，由于探針引起的電感，被測電路必須在比封裝好的芯片要低的頻率下測試。另外，在圓片級測試中，在離芯片很近的距離內用必需的短引線在電源和地之間加上去偶電容是很困難的。
電流監(jiān)測器86與CUT83連接，提供一個Vdd給CUT83。此外響應分析器84與CUT83雙向連接。響應分析器然后提供數(shù)據(jù)輸出。在本發(fā)明的一個實施方法中，數(shù)據(jù)輸出是串行輸出?？刂菩盘栍糜跍y試系統(tǒng)的控制，具體來講就是激勵產生器81、電流監(jiān)測器86、響應分析器84和時鐘產生器85。在圖14所示的本發(fā)明的一個實施方法中，激勵產生器81在比測試系統(tǒng)要高的時鐘頻率下工作。響應分析器84衰減為一個輸出向量，此輸出信號在一個實施方法中，為了被測試器檢驗，在比激勵產生器81要低的時鐘頻率下串行移至一個外部引腳上。
在本發(fā)明的一個實施方法中，時鐘產生器85、激勵產生器81和響應分析器84都在CUT83之外，并且都在CUT83所在圓片的劃片道中。通過將測試電路放在劃片道中，芯片面積的使用效率得到了提高。另外，多個芯片可以用同一個測試電路進行測試。時鐘產生器85所提供的可變頻率控制克服了圓片級測試中一個主要缺點，即在一個有限頻率的測試器上需要進行高速測試。
在本發(fā)明的另一個實施方法中，圖14所示的所有部分都在芯片上，允許本發(fā)明測試方法的應用超出圓片級的測試。將測試電路做在芯片上會犧牲芯片上的使用面積，但是，本發(fā)明提供了一種改進的內置式測試(BIST〕。此外，包含在芯片中會使得測試電路具有定制用途，這對本領域的分析以及驗證測試是很有利的。將電路包含在芯片上的另一個優(yōu)點是可以減少后期測試的向量數(shù)目。
本發(fā)明的另一個圓片級測試的實施方法是將電流監(jiān)測器86放在CUT83之外。激勵產生器81和時鐘產生器85都包含在芯片中。正如圖9所示，在本發(fā)明的一個實施方法中，芯片上響應分析器84的工作可以使所有的被測電路的輸出失效。在測試中CUT83消耗的電流減少導致更小的開關和成本的降低。
本發(fā)明使用靜態(tài)電流測試和分析以及在圓片上加進劃片道的一次性面積，為芯片測試提供了靈活的方法。在本發(fā)明的一個實施方法中，芯片的一次性面積，即芯片上不鍵合引出的邊角部分，加進了測試電路。其它的實施方法加進了根據(jù)本發(fā)明的組合和配置。
本發(fā)明的工作原理根據(jù)本發(fā)明，有缺陷電路的探測是通過對隨時間電壓衰減的觀察來實現(xiàn)的。所觀察的電壓是衰減的電源電容性電壓。相關的靜態(tài)IDD電流，IDDQ，是電壓Vdd衰減和延遲時間的一個函數(shù)。正如圖2所示，本發(fā)明利用了一個加到開關上的偽電源電壓，PVdd。在本發(fā)明的一個實施方法中，測試在芯片5上進行。PVdd由被測電路加到監(jiān)測單元10上。在一般工作狀態(tài)下開關20是關閉的，并且沒有電壓從壓焊點PVdd4提供給監(jiān)測單元10。在一般工作狀態(tài)下電源電壓加到壓焊點Vdd6上。一般工作狀態(tài)指的是芯片5的功能測試，不包括靜態(tài)電流測試。
本發(fā)明給出了一個利用從壓焊點PVdd4和開關20提供的PVdd來監(jiān)測靜態(tài)Idd的方法。測試單元8向監(jiān)測單元10提供觸發(fā)信號。在探測中，觸發(fā)信號從測試器提供給壓焊點ACT2，然后從壓焊點ACT2又被提供給測試監(jiān)測單元10。在本發(fā)明的一個實施方法中，觸發(fā)信號是一個低電平有效信號。
觸發(fā)信號如圖11所示在時刻t1時確立。注意，當觸發(fā)信號確立后，開關20變?yōu)殛P閉。這時，在圖11的樣品窗口會看見一段等待周期。樣品窗口指的是MONOUT被選通的時間。正如在圖11所示的第一個例子中，一個與樣品窗口同時發(fā)生的高電平監(jiān)測信號，MONOUT，表明芯片5的靜態(tài)IDD比IDDQ的閾值要高，并在芯片5上有某種類型的缺陷。
正如圖2所示，在一個實施方法中，監(jiān)測單元10不在芯片5上，并且可以是圖3所示的監(jiān)測單元60、61、62、63中的任何一個。注意，監(jiān)測單元10通過觸發(fā)信號在系統(tǒng)時鐘變化之間使能，并且在觸發(fā)信號為高電平期間，測試向量被作為輸入提供給芯片5。一旦觸發(fā)信號變?yōu)榈碗娖?，監(jiān)測單元10的監(jiān)測功能就開始作用。在這個監(jiān)測周期的開始，電源被開關20與Vdd切斷。注意，在本發(fā)明的這個實施發(fā)明中的開關20是一個P溝道開關晶體管。在靜態(tài)Idd故障存在時，Vdd通過異常電流途徑衰減。放大級用于放大Vdd和PVdd之差。有IDDQ故障時，電平探測器26會發(fā)出一個高電平脈沖將鎖存器28置位。然后鎖存器28打開開關20以阻止Vdd的進一步下降。一般IDDQ測試在第一個高IDDQ電流狀態(tài)時會損壞芯片。在查找狀態(tài)期間把Vdd恢復為PVdd電平以及測試被測電路測試的其它狀態(tài)是這種方法的優(yōu)點。一個有缺陷的芯片可能只有一個或幾個破壞IDDQ電流測試的向量。觸發(fā)信號的上升沿然后中止監(jiān)測周期。這時鎖存器28復位以準備下一個監(jiān)測周期。同樣要注意的是，無論鎖存器28是置位還是復位，PVdd在時鐘變化期間都得到滿電源。
參照圖3，上述的監(jiān)測單元10可以在監(jiān)測器60、61、62和63每個中重復。在這個方法中，多個開關被并聯(lián)。注意，監(jiān)測開關，比如開關20，為每一個內部電源壓焊點所要求。注意，VLSI芯片一般需要多個監(jiān)測開關。為了使用最少數(shù)目的開關以滿足芯片面積的限制，開關20可能被做成一個并聯(lián)的大P溝道器件和一個分流二極管。這種組合可以在IDDQ向量應用中限制PVdd和Vdd的電壓差。
注意，附加的壓焊點可以加在芯片的角上。通常每一個角可以加三個壓焊點，這樣每個芯片總共12個壓焊點。這種邊角壓焊點在封裝的時候不被接出，但可以用于圓片探測。正如圖2所示，邊角壓焊點可用作ACT2、MONOUT3和PVdd4。圖4所示的另一個實施方法利用劃片道為壓焊點ACT2、MONOUT3H和PVdd4提供面積。根據(jù)圖4，ACT2對應觸發(fā)壓焊點40，MONOUT3對應MONOUT38，PVdd4對應PVdd32，30和50。圖4所示的實施方法的一個優(yōu)點是，電路在其內部完成，包括所有需要的壓焊點，并且可用于測試圓片上的其它芯片。
開關20同觸發(fā)信號和監(jiān)測信號一樣，可以在芯片上或者在劃片道中通過破壞邊縫金屬的頂層實現(xiàn)。芯片通過圓片上的金屬與監(jiān)測單元連接的實施方法如圖5所示。這里只有那些與靜態(tài)測試有關的壓焊點與監(jiān)測單元10連接。注意，監(jiān)測單元10包含于圓片上一次性面積中，而那些與靜態(tài)測試有關的壓焊點，如ACT2、MONOUT3、PVdd4、Vdd6和GND7，都包含在芯片5上。此外還要注意，一些在芯片5上的壓焊點包含于芯片5的一次性面積中。采用這種方法，就可能使探針測試在同樣測試硬件條件下進行衰減的一般測試和IDDQ測試。這里電源通過開關20加到芯片上，而開關20在衰減一般測試期間可以被打開。注意，衰減一般測試允許更慢的輸出轉換。
在圖6，7，8所示的本發(fā)明的一個實施方法中，監(jiān)測單元10包含在芯片71上。注意，芯片71包含圖7中所示的測試組68。對于這種實施方法，開關20是通過使用與壓焊點23至27相關的輸出緩沖器來實現(xiàn)的。注意，開關31至33的使用減少了對通常是監(jiān)測單元10中最大部分的開關20的開關20同觸發(fā)信號和監(jiān)測信號一樣，可以在芯片上或者在劃片道中通過破壞邊縫金屬的頂層實現(xiàn)。芯片通過圓片上的金屬與監(jiān)測單元連接的實施方法如圖5所示。這里只有那些與靜態(tài)測試有關的壓焊點與監(jiān)測單元10連接。注意，監(jiān)測單元10包含于圓片上一次性面積中，而那些與靜態(tài)測試有關的壓焊點，如ACT2、MONOUT3、PVdd4、Vdd6和GND7，都包含在芯片5上。此外還要注意，一些在芯片5上的壓焊點包含于芯片5的一次性面積中。采用這種方法，就可能使探針測試在同樣測試硬件條件下進行衰減的一般測試和IDDQ測試。這里電源通過開關20加到芯片上，而開關20在衰減一般測試期間可以被打開。注意，衰減一般測試允許更慢的輸出轉換。
在圖6，7，8所示的本發(fā)明的一個實施方法中，監(jiān)測單元10包含在芯片71上。注意，芯片71包含圖7中所示的測試組68。對于這種實施方法，開關20是通過使用與壓焊點23至27相關的輸出緩沖器來實現(xiàn)的。注意，開關31至33的使用減少了對通常是監(jiān)測單元10中最大部分的開關20的需要。這同樣允許在圖2所示的實施方法中必要的PVdd壓焊點處使用輸出壓焊點23至27。在圖6所示的實施方法中，監(jiān)測單元包含在芯片71中。
參照圖7，ACT55用來向監(jiān)測單元67提供觸發(fā)信號。注意，監(jiān)測單元67與監(jiān)測單元10類似，然而監(jiān)測單元10中包括的開關20在監(jiān)測單元67中卻不需要。監(jiān)測單元67從IDDQ狀態(tài)壓焊點49接收IDDQ狀態(tài)信號。IDDQ狀態(tài)信號還決定MUXs45到47的功能。事實上，IDDQ狀態(tài)信號決定是否進行靜態(tài)IDD電流測試或者是否實現(xiàn)輸出端口的一般功能。在這種情況下，開關20的等效功能由輸出緩沖器實現(xiàn)，但監(jiān)測單元67的功能保持不變而且時序與圖11所示的一致。注意，本發(fā)明這種實施方法的唯一不同的是監(jiān)測單元67位于芯片71上而且利用輸出緩沖器23至27作為開關。
正如圖13所示，為了節(jié)約芯片5上的空間，期望將所有附加的監(jiān)測壓焊點都包含在圓片的劃片道中。參照圖4，在一個實施方法中，IDDQ劃片道單元51將所有監(jiān)測功能單元都含在劃片道中。如圖4所示的IDDQ劃片道單元51的實現(xiàn)是根據(jù)圖13，在那里探針使IDDQ劃片道51所含的壓焊點與CUT上相應的任一壓焊點之間進行必要的連接。圖13表示了向芯片5生器將測試向量以減少的形式提供給CUT83。用于CUT83的向量會產生一個提供給響應分析器84的輸出，響應分析器84然后輸出一個數(shù)據(jù)，此數(shù)據(jù)能被測試系統(tǒng)所處理。注意，Vdd由電流監(jiān)測器86提供給CUT83。
在圖14所示的實施方法中，時鐘產生器85獨立地提供一個時鐘信號給CUT83。另一個比探針上測試器的頻率還要高的頻率用于測試CUT83。圖14所示的測試系統(tǒng)80提供了在單個測試環(huán)境中將靜態(tài)IDD測試和功能測試結合的優(yōu)點，并具有將測試頻率變至比測試環(huán)境中可得到的頻率更高的能力。測試器和測試環(huán)境做的靈活并且壽命更長，不用為了不斷增高的器件速度而購買新的測試設備。
本發(fā)明利用芯片和圓片上的一次性面積來進行靜態(tài)電流測試。在本發(fā)明的一個實施方法中，邊角壓焊點用作測試壓焊點，在此，這些角空間是一次性的并且在封裝中不被接出。本發(fā)明可以利用現(xiàn)有的監(jiān)測電路位于圓片劃片道中的技術來實現(xiàn)。注意，通常劃片道的面積比壓焊點和電路的尺寸要大得多。此外，監(jiān)測單元的改進、替換和改變都很容易實現(xiàn)而不用改變芯片的設計。
本發(fā)明給出了一種減少測試所需向量以及為了冗余而在每一芯片上使用多個電流監(jiān)測器的圓片測試方法。本發(fā)明并不排斥一般測試，在此，監(jiān)測器因直接將Vdd接電源而不是通過監(jiān)測電路來提供電源而從測試電路中省去。
本發(fā)明還提供了利用靜態(tài)電流測試來決定一個芯片是否符合預定的指標，或者探測芯片中的任一缺陷，或者驗證一個芯片功能完整性的方法。
權利要求
1一個圓片，具有以下特征一個集成在圓片第一部分上的第一芯片；并且一個集成在圓片第二部分上的第一監(jiān)測電路，其中圓片的第二部分與第一部分分開，第一監(jiān)測電路進行驗證第一芯片預定工作的第一測試工作；其中第一測試工作測量第一芯片流出的電流。
2一個測試系統(tǒng)，具有以下特征一個集成在圓片第一部分上的第一芯片；一個集成在圓片第二部分上的監(jiān)測電路，其中圓片的第二部分與第一部分分開，監(jiān)測電路進行驗證第一芯片預定工作的測試工作；以及一個與第一芯片和監(jiān)測電路連接的測試器件，有選擇地使監(jiān)測電路進行驗證第一芯片預定功能的測試工作；其中圓片的第二部分集成在圓片的一次性部分上。
3一個進行測試工作的方法，具有以下幾個步驟的特征將第一芯片集成在圓片的第一部分上；將一個監(jiān)測電路集成在圓片的第二部分上，其中圓片的第二部分與圓片的第一部分分開；并且使監(jiān)測電路能夠進行驗證第一芯片預定工作的測試工作。
4一個數(shù)據(jù)處理器，具有以下特征提供狀態(tài)控制信號表示數(shù)據(jù)處理器何時工作在第一工作狀態(tài)和第二工作狀態(tài)的控制方式；以及一個接收狀態(tài)控制信號具有控制方式的輸出緩沖器，并且該輸出緩沖器得到已知的工作電壓，當狀態(tài)控制信號顯示數(shù)據(jù)處理器工作在第一種工作狀態(tài)時，輸出緩沖器的一個部分向外部提供一個信號，而當狀態(tài)控制信號顯示數(shù)據(jù)處理器工作在第二種工作狀態(tài)時，輸出緩沖器的這一部分移去提供給數(shù)據(jù)處理器的已知工作電壓。
5測試數(shù)據(jù)處理器的方法，具有以下幾個步驟的特征在輸出緩沖器上得到一個已知的工作電壓；采用狀態(tài)控制電路提供狀態(tài)控制信號來表明數(shù)據(jù)處理器何時工作在第一工作狀態(tài)和第二工作狀態(tài)下；當狀態(tài)控制信號表明數(shù)據(jù)處理器在第一種工作狀態(tài)下工作時使輸出緩沖器的一部分向外部提供一個信號；當狀態(tài)控制信號表明數(shù)據(jù)處理器在第二種工作狀態(tài)下工作時使輸出緩沖器的這一部分移去提供給數(shù)據(jù)處理器的已知工作電壓。
6一個用來測試半導體圓片的器件，具有以下特征用于將第一電信號傳遞給集成在半導體圓片第一部分上的集成電路芯片的電導線的第一布局；以及用于將第二電信號傳遞給集成在半導體圓片第二部分上的測試電路芯片的電導線的第二布局；其中半導體圓片的第二部分與半導體圓片的第一部分分開，而且其中電導線的第二布局傳遞第二電信號與第一電信號的傳遞實質上是同時發(fā)生的。
7一個圓片，具有以下特征一個提供輸入激勵的圖案產生器，此圖案產生器集成在圓片的第一部分上；一個與圖案產生器連接來接收輸入激勵的被測電路，被測電路提供一個是輸出激勵的確定函數(shù)的輸出，被測電路集成在圓片的第二部分上，其中圓片的第二部分與圓片的第一部分分開；以及一個與被測電路連接來接收輸出的特征分析器，特征分析器驗證輸出是否正確的，特征分析器集成在圓片的第二部分上。
8一個圓片，具有以下特征至少一塊芯片；以及至少一塊芯片之外的電流監(jiān)測器，該電流監(jiān)測器有一個電壓控制的電流開關，電流監(jiān)測電路進行驗證至少一塊芯片預定工作的第一測試工作。
9一塊芯片具有以下特征一個集成電路；一個具有電壓控制的電流開關的電流監(jiān)測電路，電流監(jiān)測電路進行驗證集成電路預定工作的第一測試工作；以及一個激勵產生器，此激勵產生器提供一組內部的測試信號給集成電路。
10一個在含有第一芯片的圓片上進行測試工作的方法，此方法具有以下幾個步驟的特征給位于圓片上并與第一芯片分開的時鐘產生器提供至少一個第一頻率的控制信號；時鐘產生器以第二頻率向第一芯片提供時鐘信號；使激勵產生器向第一芯片提供測試信號；使電流監(jiān)測電路進行驗證第一芯片預定工作的測試工作；以及監(jiān)測對測試信號的響應；其中激勵產生器和電流監(jiān)測電路都位于圓片上。
全文摘要
一種探測有缺陷的CMOS器件的方法,利用一個做在芯片和(或)圓片一次性面積上的監(jiān)測電路來監(jiān)測靜態(tài)電流的狀態(tài)。將監(jiān)測單元加進圓片的劃片道中,其中壓焊點做在芯片的角上并且通過圓片的金屬連線與監(jiān)測單元連接。監(jiān)測單元10根據(jù)表示電壓隨時間衰減的IDDQ來確定缺陷芯片,其中Vdd通過監(jiān)測單元中的開關加到芯片上。其它的實施方法將不同的配置和功能及其它測試加入圓片級測試系統(tǒng)。
文檔編號H01L21/66GK1190255SQ9810370
公開日1998年8月12日 申請日期1998年1月26日 優(yōu)先權日1997年2月4日
發(fā)明者伯納德J·佩帕特, 克拉克·謝潑德, 艾爾弗雷德·拉里·克勞奇, 羅伯特·阿什 申請人:摩托羅拉公司