專利名稱：有動(dòng)態(tài)自放大存儲(chǔ)單元的dram單元裝置及其制造方法
隨著從一代存儲(chǔ)器到下一代存儲(chǔ)器的每個(gè)芯片上存儲(chǔ)密度的增長(zhǎng)，不斷地縮小了動(dòng)態(tài)半導(dǎo)體存儲(chǔ)單元的面積。為此從4兆位存儲(chǔ)器這一代起需要三維的結(jié)構(gòu)。從64兆位存儲(chǔ)器開(kāi)始，存儲(chǔ)器容量已達(dá)到一個(gè)幾乎不能再減少的值，以致于在一個(gè)縮小了的單元面積上必須實(shí)現(xiàn)大致為常數(shù)的容量。這導(dǎo)致一種可觀的工藝技術(shù)方面的花費(fèi)。
在若干存儲(chǔ)單元中，在其上信號(hào)電荷不是由一個(gè)存儲(chǔ)電容器提供而是由一個(gè)電源提供的，信號(hào)電荷的高度相反地不是由存儲(chǔ)器電容量的大小決定的。在這些存儲(chǔ)單元中，只在存儲(chǔ)電容器中存儲(chǔ)一個(gè)較小量的電荷就足夠了，該電荷在讀出存儲(chǔ)單元時(shí)，啟動(dòng)一個(gè)開(kāi)關(guān)元件，使得在電源和一個(gè)位線之間建立一個(gè)導(dǎo)電連接。這樣的存儲(chǔ)單元稱作為自放大存儲(chǔ)單元或增益存儲(chǔ)單元。
例如在M.Terauchi,A.Nitayama,F.Horiguchi和Masuoka著的“A surrounding gate transistor(SGT)gain cell for ultrahigh density DRAMs用于超高密度動(dòng)態(tài)隨機(jī)存儲(chǔ)單元的一種環(huán)繞柵晶體管(SGT)增益單元”VLSI(超大規(guī)模集成電路)研討會(huì)，Dig技術(shù)文獻(xiàn)，21頁(yè)，1993年，已建議一種這樣的自放大存儲(chǔ)單元。它包括一個(gè)包圍著一個(gè)硅柱的MOS(金屬氧化物半導(dǎo)體)晶體管和一個(gè)布置于其下的結(jié)型場(chǎng)效應(yīng)晶體管。該MOS晶體管起著寫入晶體管作用，而結(jié)型場(chǎng)效應(yīng)晶體管起著讀出晶體管作用。為了讀出和寫入信息，在此種存儲(chǔ)單元中需要兩個(gè)分開(kāi)的字線，所以對(duì)每個(gè)存儲(chǔ)單元配置兩個(gè)字線。
在S.Shukuri,T.Kure,T.Kobayashi,Y.Gotoh和T.Nishida著的“A semistatic complementary gain cell technology for sub-1V supply DRAM’s用于向DRAM提供亞1V的一種半靜態(tài)互補(bǔ)增益單元技術(shù)”IEEE Trans.Electron Dev.41卷，926頁(yè)，1994年，中建議了一種自放大的存儲(chǔ)單元，它包括一個(gè)平面型MOS晶體管和一個(gè)對(duì)此互補(bǔ)的，布置在一個(gè)溝槽中的薄膜晶體管。該平面型MOS晶體管用于寫入信息，該薄膜晶體管用于讀出信息。薄膜晶體管包括一個(gè)浮動(dòng)?xùn)?，給它在寫入信息時(shí)加上電荷。兩個(gè)MOS晶體管的柵電極是用一字線連接的。用不同的極性控制它們，以致于字線電壓的生成和接通是與一種開(kāi)關(guān)技術(shù)的花費(fèi)相聯(lián)系的。
從WO92/01287中公開(kāi)了一種自放大的動(dòng)態(tài)MOS晶體管存儲(chǔ)單元，它包括一個(gè)選擇晶體管和一個(gè)存儲(chǔ)晶體管。在此存儲(chǔ)單元中電荷存儲(chǔ)在存儲(chǔ)晶體管的柵/源電容中。這兩個(gè)晶體管是串聯(lián)的，并且具有一個(gè)共同的漏/源區(qū)。此共同的漏/源區(qū)是經(jīng)一個(gè)二極管結(jié)構(gòu)與存儲(chǔ)晶體管的柵電極連接的。在讀出時(shí)按存入的信息不同接通存儲(chǔ)晶體管，并且閉合從一電源通向一個(gè)位線的一條電流路徑。在這種單元類型中，選擇晶體管和存儲(chǔ)晶體管是串聯(lián)的，使得不需要專門的線用于讀出信號(hào)。在此將選擇晶體管和存儲(chǔ)晶體管既可以實(shí)現(xiàn)為平面型MOS晶體管，也可以實(shí)現(xiàn)為縱向的MOS晶體管，它們是各自沿著一個(gè)溝槽的側(cè)壁布置的。
本發(fā)明的任務(wù)在于，提供有動(dòng)態(tài)自放大存儲(chǔ)單元的一種DRAM單元裝置以及其制造方法，使該DRAM單元裝置是可以以高集成密度和改善的電性能來(lái)制造的。
通過(guò)下面所述的一種DRAM單元裝置和一種制造該裝置的方法解決了此問(wèn)題。在按本發(fā)明的DRAM單元裝置中在一個(gè)襯底上集成地配置大量動(dòng)態(tài)自放大存儲(chǔ)單元，每個(gè)存儲(chǔ)單元具有一個(gè)選擇晶體管，一個(gè)存儲(chǔ)晶體管和一個(gè)二極管結(jié)構(gòu)，選擇晶體管和存儲(chǔ)晶體管是各自構(gòu)成相對(duì)于襯底的一個(gè)主面的垂直MOS晶體管，選擇晶體管和存儲(chǔ)晶體管是互相疊起布置的，并且經(jīng)一個(gè)公共的源/漏區(qū)互相連接，存儲(chǔ)晶體管的一個(gè)源/漏區(qū)是與一電源線連接的，選擇晶體管的一個(gè)源/漏區(qū)是與一個(gè)位線連接的，并且選擇晶體管的柵電極是與一字線連接的，并且該二極管結(jié)構(gòu)是連接在公共源/漏區(qū)和存儲(chǔ)晶體管的柵電極之間的。
用于制造本發(fā)明存儲(chǔ)單元裝置的方法是，在一個(gè)襯底中生成大量動(dòng)態(tài)自放大存儲(chǔ)單元，它們各自具有一個(gè)選擇晶體管，一個(gè)存儲(chǔ)晶體管和一個(gè)二極管結(jié)構(gòu)，選擇晶體管和存儲(chǔ)晶體管各自形成相對(duì)于襯底的一個(gè)主面的垂直MOS晶體管，選擇晶體管和存儲(chǔ)晶體管是互相疊起布置的，并且是經(jīng)一公共的源/漏區(qū)互相連接的，將存儲(chǔ)晶體管的一個(gè)源/漏區(qū)與一個(gè)電源線連接，將選擇晶體管的一個(gè)源/漏區(qū)與一個(gè)位線連接，并且將選擇晶體管的柵電極與一字線連接，并且將該二極管結(jié)構(gòu)連接到公共源/漏區(qū)和存儲(chǔ)晶體管的柵電極之間。
本發(fā)明的其它結(jié)構(gòu)由從屬權(quán)利要求提供。
在按本發(fā)明的DRAM單元裝置中，突出的特點(diǎn)是如此來(lái)提高集成密度，將各自放大存儲(chǔ)單元的選擇晶體管和存儲(chǔ)晶體管，構(gòu)成為各自相對(duì)于一個(gè)襯底主面的垂直MOS晶體管。在此該選擇晶體管和存儲(chǔ)晶體管是上下重疊地布置的，并且經(jīng)一共同的源/漏區(qū)互相連接的。與各已知的裝置相比較，由此在集成密度方面可獲得倍數(shù)2。
垂直MOS晶體管是既可在一個(gè)溝槽的側(cè)壁上也可在各凸起結(jié)構(gòu)，例如柱體的各側(cè)壁布置的。
存儲(chǔ)晶體管的源/漏區(qū)是與電源線連接的，選擇晶體管的源/漏區(qū)是與位線連接的，而選擇晶體管的柵電極是與字線連接的。一種二極管結(jié)構(gòu)是連接到共同源/漏區(qū)和存儲(chǔ)晶體管的柵電極之間的。
該襯底優(yōu)先具有垂直于襯底主面布置的若干柱體。一個(gè)存儲(chǔ)單元的選擇晶體管和存儲(chǔ)晶體管是各自布置在各柱中之一個(gè)柱體的各側(cè)壁上的，在此選擇晶體管和存儲(chǔ)晶體管的柵電極以及二極管結(jié)構(gòu)環(huán)狀地包圍著柱體。由于這些柵電極各自環(huán)形地包圍這些柱體，溝道分布在柱體的環(huán)狀表面。與一個(gè)平面MOS晶體管相比較，該MOS晶體管如同這些柱體那樣是以同一結(jié)構(gòu)精度制造的，選擇晶體管和存儲(chǔ)晶體管在此實(shí)施形式中具有大4倍的溝道寬度。由此在此實(shí)施形式中不僅實(shí)現(xiàn)了選擇和存儲(chǔ)晶體管的較高集成密度，而且也實(shí)現(xiàn)了選擇晶體管與存儲(chǔ)晶體管的較高的電流承載能力。通過(guò)選擇和存儲(chǔ)晶體管的這個(gè)提高的電流承載能力，可以在讀出各存儲(chǔ)單元時(shí)，在位線上采集一個(gè)較高的信號(hào)，根據(jù)存儲(chǔ)晶體管源/漏區(qū)與電源線的連接該信號(hào)是供支配的。
該電源線尤其至少部分地分布在各柱體下的襯底里，在此，該電源線既可以構(gòu)成為對(duì)所有存儲(chǔ)單元共同的貫通的板，也可以構(gòu)成為格柵狀的板，或者構(gòu)成為大量平行走向的條狀線。
將電源線構(gòu)成為貫通的板具有簡(jiǎn)化可制造性的優(yōu)點(diǎn)。
將電源線構(gòu)成為格柵狀板的優(yōu)點(diǎn)在于，可以對(duì)各柱體的材料加上襯底電位，或者加上界靠在各柱體上的摻雜阱的電位。以此方式避免了浮動(dòng)的體效應(yīng)。
將電源線構(gòu)成為分立的，平行分布線的形式，其優(yōu)點(diǎn)在于，可以經(jīng)這些分立的電源線估價(jià)這些存儲(chǔ)單元。
將二極管結(jié)構(gòu)構(gòu)成為NP二極管和/或肖特基二極管屬于本發(fā)明的范圍。
一種其它的可能性在于，按具有厚度約為1至2nm介電膜的薄膜構(gòu)件的要求，將該二極管結(jié)構(gòu)制成薄膜二極管，以便使直接隧道貫穿成為可能。該介電膜位于兩個(gè)例如由多晶硅制成的不同摻雜的半導(dǎo)膜之間。
優(yōu)先在相鄰柱體的二極管結(jié)構(gòu)之間布置一種外加的導(dǎo)電結(jié)構(gòu)，它與界靠在其上的二極管結(jié)構(gòu)的表面共同形成一個(gè)外加的電容。
尤其通過(guò)采用自校正的各工藝步驟制造該存儲(chǔ)單元裝置。為了形成各柱體首先刻蝕第一批和第二批溝槽，在此不僅第一批溝槽而且第二批溝槽是帶狀的，并且基本上是互相平行分布的，以及第一溝槽交叉第二批溝槽。由此可以以一種在各自的工藝中最小可制造的結(jié)構(gòu)尺寸F的邊長(zhǎng)，和一種最小可制造結(jié)構(gòu)尺寸F的間距制造這些柱體。以此方式可以實(shí)現(xiàn)每存儲(chǔ)單元4F2的位置需求。
為了形成各柱體，尤其首先刻蝕第一和第二批部分溝槽，它們的分布符合第一和第二溝槽的分布，并且它們的深度小于第一批和第二批溝槽的深度。隨后在第一批和第二批溝槽的底面上形成一個(gè)摻雜區(qū)。通過(guò)進(jìn)一步的刻蝕，從第一批和第二批部分溝槽生成第一批和第二批溝槽。在此通過(guò)摻雜區(qū)的結(jié)構(gòu)化，在第一和第二批部分溝槽的底部各自生成共同的源/漏區(qū)。該共同源/漏區(qū)是環(huán)狀地布置在各自柱體的側(cè)壁上的。不僅通過(guò)注入，還通過(guò)例如由摻雜玻璃的摻雜源的向外擴(kuò)散可以形成該摻雜區(qū)。
當(dāng)以一種貫通板的形式實(shí)現(xiàn)電源線時(shí)，在形成這些柱體之前生成該電源線。當(dāng)以一種格柵狀板形式實(shí)現(xiàn)該電源線時(shí)，在形成這些柱體之后在第一批和第二批溝槽的底面作為摻雜區(qū)域來(lái)生成該電源線。
首先刻蝕第一批溝槽，并且在它們的底面上通過(guò)注入或擴(kuò)散生成這些電源線，這屬于形成分立電源線的本發(fā)明范圍。隨后對(duì)此垂直打開(kāi)第二批溝槽。然后用絕緣材料充填第一批溝槽和第二批溝槽。該絕緣材料在此大致到達(dá)共同源/漏區(qū)布置在其中的高度。通過(guò)由例如摻雜玻璃的一個(gè)摻雜材料源的向外擴(kuò)散，隨后形成環(huán)狀地包圍各柱體的共同源/漏區(qū)。
尤其在應(yīng)用各側(cè)墻技術(shù)(Spacertechnik)的條件下，通過(guò)淀積相應(yīng)的各薄膜和各向異性地反刻蝕這些薄膜，形成存儲(chǔ)晶體管和選擇晶體管的柵電極以及二極管結(jié)構(gòu)。以此方式這些結(jié)構(gòu)可以具有小于在各自工藝中最小可制造的結(jié)構(gòu)尺寸F。
至少在主面的區(qū)域內(nèi)襯底具有單晶硅，這屬于本發(fā)明的范圍。尤其是一種單晶硅片或者一種單晶的，作為襯底一部分的單晶硅薄膜是適合于作為襯底的，該襯底在一個(gè)載體片上具有一個(gè)絕緣薄膜，并且在其上具有該單晶硅薄膜。此外屬于本發(fā)明范圍的還有，襯底在主面區(qū)域內(nèi)具有SiC。
尤其在采用不同摻雜的硅薄膜和/或金屬硅化物的條件下生成二極管結(jié)構(gòu)。
以下用在各附圖中所示的各實(shí)施例詳述本發(fā)明

圖1表示通過(guò)一個(gè)p摻雜的襯底的一個(gè)剖面，該襯底帶有一個(gè)埋入的n+摻雜薄層和一個(gè)SiO2薄膜。
圖2表示在形成由SiO2薄膜做的硬掩模后和形成各柱體后，通過(guò)襯底的剖面。
圖3表示在圖2上的一個(gè)頂視圖。
圖4表示在圖2中的通過(guò)在形成摻雜區(qū)域后的襯底的剖面。
圖5表示通過(guò)襯底的剖面，該襯底是在形成用于制備各柱體的第一批和第二批溝槽之后的。
圖6表示通過(guò)襯底的剖面，該襯底是在形成柵極介電質(zhì)材料和第一批摻雜多晶硅側(cè)墻之后的。
圖7表示通過(guò)襯底的剖面，該襯底是在形成擴(kuò)散勢(shì)壘區(qū)和第二批摻雜多晶硅側(cè)墻之后的。
圖8表示通過(guò)在形成一個(gè)第一間隔氧化物薄膜之后的襯底的剖面。
圖9表示通過(guò)襯底的剖面，該襯底是在形成各導(dǎo)電結(jié)構(gòu)之后的，這些結(jié)構(gòu)是布置在第二摻雜多晶硅側(cè)墻的表面上的。
圖10表示通過(guò)襯底的剖面，該襯底是在形成一個(gè)第二間隔氧化物薄膜和一個(gè)可導(dǎo)電的薄膜之后的。
圖11表示在襯底上的一個(gè)頂視圖，該襯底是在用于形成字線段的一個(gè)導(dǎo)電薄膜結(jié)構(gòu)形成之后的。
圖12表示在形成第三批摻雜多晶硅側(cè)墻之后，襯底的，在圖10中所示的剖面。
圖13表示通過(guò)一個(gè)襯底的一個(gè)剖面，在此襯底中已形成一個(gè)格柵狀的電源線。
在各圖中的各圖形是不按比例的。
在一個(gè)由具有基本摻雜約為1016cm-3的p摻雜單晶硅做的襯底1中，通過(guò)用劑量約為1014cm-2和能量約為2MeV的砷的注入，在約為1μm的深度上，生成一種具有約為O.2μm厚度的一個(gè)埋入的n+摻雜薄層2(參見(jiàn)圖1)。替代地可采用一個(gè)n+摻雜的硅襯底作為襯底1，在此硅襯底的表面上生成一個(gè)p摻雜的外延薄膜。
界靠在一個(gè)主面4上，通過(guò)用劑量為2×1015cm-2和能量為200keV的砷的注入，生成一個(gè)厚度約為O.1μm的，n+摻雜的薄層5。
例如在一種TEOS方法中，隨后將一種膜厚度約為200nm的SiO2薄膜4淀積在襯底1的主面4上。在采用光刻的工藝步驟條件下，通過(guò)SiO2薄膜3的結(jié)構(gòu)形成一個(gè)硬掩模3’(參見(jiàn)圖2)。
該硬掩模3’具有正方的大量元件，它們是網(wǎng)點(diǎn)狀布置的，它們有例如為0.15μm的邊長(zhǎng)和例如為0.15μm的相互之間的間距。在硬掩模3’的各大量元件之間，n+摻雜的薄層5的表面是暴露的。通過(guò)硬掩模3’各大量元件的網(wǎng)點(diǎn)狀布置，在相鄰的各大量元件之間分布著各帶狀的掩模溝槽，在此，垂直于第二層面和平行于主面4分布的第一批掩模溝槽，與在所示剖面之外的，平行于第二面分布的第二批掩模溝槽相交。
在采用硬掩模3’作為刻蝕掩模的條件下刻蝕第一批部分溝槽61和第二批部分溝槽62。例如用HBr,Cl2進(jìn)行刻蝕?？涛g的深度例如為1.0μm?？涛g深度必須足夠大，使第一批部分溝槽61和第二批溝槽62延伸入埋入的n+摻雜薄層2上部的，p摻雜的襯底材料1之中。
在刻蝕第一批部分溝槽61和第二批部分溝槽62時(shí)，n+摻雜的薄層5結(jié)構(gòu)化。在此形成隨后要制造的選擇晶體管的各源/漏區(qū)域5’。
通過(guò)以劑量為5×1015cm-2和能量為50keV的砷或者磷的注入和隨后的退火，在第一批部分溝槽61和第二批部分溝槽62的底面形成一個(gè)摻雜區(qū)域7(參見(jiàn)圖4)。相應(yīng)于第一批部分溝槽61和第二批部分溝槽62的分布，該摻雜區(qū)域7具有一個(gè)平行于主面4的格柵狀截面。在通過(guò)隨后各高溫步驟的外向擴(kuò)散之后，摻雜區(qū)域7的深度例如約為0.1μm。是這樣來(lái)估量該深度的，使得該摻雜區(qū)域7不延伸到埋入的n+摻雜薄層2的表面。
為了防止第一批部分溝槽61和第二批部分溝槽62暴露的各側(cè)壁的摻雜，用約為20nm薄的各SiO2側(cè)墻掩蔽這些側(cè)壁是有利的(未表示出)，通過(guò)淀積一個(gè)20nm厚的SiO2薄膜和各向異性的反刻蝕形成這些側(cè)墻。
在采用硬掩模3’作為刻蝕掩模的情況下，通過(guò)用Cl2,HBr各向異性的刻蝕，從第一批部分溝槽61和第二批部分溝槽62形成第一批溝槽8和第二批溝槽(在該剖面中看不到)，這些溝槽從主面4延伸到已埋入的n+摻雜薄層2之中(見(jiàn)圖5)。第一批溝槽8和第二批溝槽的深度約為1.0μm。在此在第一批溝槽8和垂直于其分布的第二批溝槽之間形成各硅柱體9(見(jiàn)圖5)。在形成各硅柱體9時(shí)形成摻雜的格柵狀區(qū)域7的結(jié)構(gòu)。在此在各硅柱體9的各側(cè)壁上產(chǎn)生各環(huán)形的公共的源/漏區(qū)7’(見(jiàn)圖5)。
通過(guò)熱氧化形成例如為5nm厚度的一個(gè)第一柵極氧化物10(見(jiàn)圖6)。該第一柵極氧化物10至少覆蓋在公共源/漏區(qū)7’和已埋入的n+摻雜薄層2之間的各硅柱體9的這些側(cè)壁。
通過(guò)淀積由薄膜厚度例如為30nm的，在線n+摻雜多晶硅做的一個(gè)第一導(dǎo)電薄膜，和隨后用C2F6的各向異性反刻蝕，形成第一批摻雜的多晶硅側(cè)墻11。這些第一摻雜多晶硅側(cè)墻11覆蓋各硅柱體9側(cè)壁的下部區(qū)域。這些第一摻雜的多晶硅側(cè)墻11至少延伸到面向埋入的n+摻雜薄層2的，公共源/漏區(qū)7’的pn結(jié)，該結(jié)帶有各硅柱體9的p摻雜襯底材料。該第一摻雜多晶硅側(cè)墻11環(huán)狀地包圍各自的硅柱體9。形成一個(gè)存儲(chǔ)晶體管的柵電極，由界靠在各自硅柱體9的，作為源/漏區(qū)的埋入的n+摻雜薄層2的部分，由在相應(yīng)硅柱體9中的公共源/漏區(qū)7’，和由布置在其間的p摻雜硅形成該存儲(chǔ)晶體管。
隨后將一個(gè)例如由SiO2，氮化的SiO2或Si3N4做的，薄膜厚度約為0.5至15μm的介電薄膜，置放在該第一摻雜多晶硅側(cè)墻11的表面上。為明了起見(jiàn)未示出該介電薄膜。將一個(gè)例如由在線n摻雜多晶硅做的第二導(dǎo)電薄膜，淀積到和各向異性地反刻蝕到此介電薄膜上。由此形成一個(gè)第二摻雜多晶硅側(cè)墻12(見(jiàn)圖7)。該第二摻雜多晶硅側(cè)墻12環(huán)狀地包圍該第一摻雜多晶硅側(cè)墻11，并且與介電薄膜和第一摻雜多晶硅側(cè)墻11，共同形成一個(gè)具有不對(duì)稱特性曲線的集成二極管。為此將摻雜物深度在第一摻雜多晶硅側(cè)墻中調(diào)定到約為1020cm-3，并且在第二摻雜多晶硅側(cè)墻中調(diào)定到約為1017cm-3。
通過(guò)淀積可流動(dòng)(verfliessbar)SiO2形成一個(gè)第一間隔氧化物薄膜13，它充填第一批溝槽8和第二批溝槽的下部區(qū)域直到公共源/漏區(qū)7’的高度。在此，該第一間隔氧化物薄膜13讓第二摻雜多晶硅側(cè)墻12的表面一部分未被覆蓋(見(jiàn)圖8)。通過(guò)一種各向同性的刻蝕，例如用HF除去第一柵極氧化物10的暴露部分。隨后淀積一種可形成硅化物的金屬例如鈦或鎢，并形成硅化物。以此方式在第二摻雜多晶硅側(cè)墻12的表面上，生成一種金屬硅化物的導(dǎo)電結(jié)構(gòu)14，此結(jié)構(gòu)14將第二摻雜多晶硅側(cè)墻12與公共源/漏區(qū)7’連接(見(jiàn)圖9)。通過(guò)第二批摻雜多晶硅側(cè)墻12的一種為1017cm-3的摻雜，并且通過(guò)采用用于一種導(dǎo)電結(jié)構(gòu)14的硅化鈦，該導(dǎo)電結(jié)構(gòu)14與該第二摻雜多晶硅側(cè)墻形成一種肖特基二極管。將此肖特基二極管與由第一摻雜多晶硅側(cè)墻11和第二摻雜多晶硅摻雜側(cè)墻12形成的二極管共同用作為二極管結(jié)構(gòu)。替代地也可單獨(dú)采用此肖特基二極管或由第一摻雜多晶硅側(cè)墻11和第二摻雜多晶硅側(cè)墻12形成的二極管，在此該第二摻雜多晶硅側(cè)墻12則是p型摻雜的。
隨后通過(guò)淀積可流動(dòng)的氧化物，生成一種第二間隔氧化物薄膜15，它完全覆蓋住該導(dǎo)電結(jié)構(gòu)14(見(jiàn)圖10)。通過(guò)熱氧化在各柱體9的暴露的側(cè)壁上形成一種薄膜厚度例如為5nm的第二柵極氧化物16。
隨后淀積一種例如薄膜厚度為100nm的，例如由在線摻雜的n+摻雜多晶硅的導(dǎo)電薄膜17(見(jiàn)圖10)。通過(guò)該導(dǎo)電薄膜的反刻蝕和結(jié)構(gòu)化，在各相鄰硅柱體9之間形成各字線段17’(見(jiàn)圖11中的頂視圖)。這些字線段17’與界靠于其上的這些硅柱體9形成各自平行的，帶狀的圖形，它們是互相離開(kāi)的。在各自由各字線段17’和所屬各硅柱體9形成的相鄰的帶狀圖形之間，第二間隔氧化物薄膜15的表面是暴露的。
通過(guò)例如用HF各向同性地刻蝕，除去第二柵極氧化物16的暴露部分。進(jìn)行一種熱氧化，在氧化時(shí)在各暴露的硅表面上形成一種第三柵極氧化物18。以一種例如為5nm的厚度形成該第三柵極氧化物18。隨后淀積一種例如由在線n+摻雜多晶硅做的導(dǎo)電薄膜，并且通過(guò)各向異性的反刻蝕結(jié)構(gòu)化。在此形成一個(gè)第三摻雜多晶硅側(cè)墻19，它環(huán)狀地包圍各自的硅柱體9(見(jiàn)圖12)。該第三摻雜多晶硅側(cè)墻19形成讀出晶體管的一個(gè)柵電極，由公共源/漏區(qū)7’，硅柱體9的P型摻雜的硅和由源/漏區(qū)5’形成該讀出晶體管。這些第三摻雜多晶硅側(cè)墻是布置在各字線段17’的表面上的。
制成與這些字線段17’的一種導(dǎo)電連接，其辦法是在采用HF的情況下，用一種各向同性的刻蝕除去在各字線段17’暴露表面上的該第三柵極氧化物18，隨后淀積一種約為30nm厚度的，在線n+摻雜的多晶硅薄膜。用一種側(cè)墻刻蝕形成第四批多晶硅側(cè)墻20，它們將這些字線段17’與這些第三多晶硅側(cè)墻19導(dǎo)電地連接。這些第三摻雜多晶硅側(cè)墻19與這些字線段17’共同形成這些字線。
以已知的方式，通過(guò)淀積另一間隔氧化物，通過(guò)用于通往各源/漏區(qū)5’的位線連接的接點(diǎn)孔的刻蝕，通過(guò)形成各位線、多次金屬化和各鈍化薄膜制成此存儲(chǔ)單元的裝置(未詳細(xì)示出)。
在一其它的實(shí)施例中進(jìn)行如用圖1至5已述的工藝步驟，在此卻不進(jìn)行埋入的n+摻雜薄膜2的形成。在實(shí)現(xiàn)圖5中所達(dá)到的工藝狀況之后，用劑量例如為1015cm-2的砷和例如為30keV的能量進(jìn)行砷注入，以便在第一批溝槽8和第二批溝槽底面形成一種格柵狀的n+摻雜區(qū)域2’(見(jiàn)圖13，在此圖中像第一實(shí)施例一樣相同部分用相同的標(biāo)記號(hào)表示)。如此來(lái)設(shè)計(jì)格柵狀n+摻雜區(qū)域2’的相鄰隔膜的尺寸，使在它們之間可以布置襯底1的p型摻雜硅。
隨后如用圖6和7那樣說(shuō)明的各工藝步驟和進(jìn)行這些工藝步驟。在形成各第二摻雜多晶硅側(cè)墻12之后，進(jìn)行熱氧化以形成在各第二摻雜多晶硅側(cè)墻12(未表示)表面上的一種薄的SiO2薄膜。該SiO2薄膜具有約為5nm的厚度。隨后通過(guò)淀積在線摻雜的多晶硅和多晶硅的反刻蝕形成一種導(dǎo)電的充填物，它充填第一批溝槽8和第二批溝槽的底面，并且它最多延伸到各第二摻雜側(cè)墻12的高度。該導(dǎo)電的充填物13’與該第二摻雜多晶硅側(cè)墻12形成一種外加的電容，它提高用于存儲(chǔ)表示信息的電荷的總布置的電容?？梢杂|點(diǎn)接通(未表示)該導(dǎo)電充填物13’，并且有一確定的電位加在它上面。
以下如用圖9至12描述的那樣制備該存儲(chǔ)單元裝置。
權(quán)利要求
1．DRAM單元裝置，-其中，在一個(gè)襯底(1)中集成地配置大量動(dòng)態(tài)自放大存儲(chǔ)單元，-其中，每個(gè)存儲(chǔ)單元具有一個(gè)選擇晶體管，一個(gè)存儲(chǔ)晶體管和一個(gè)二極管結(jié)構(gòu)，-其中，選擇晶體管和存儲(chǔ)晶體管是各自構(gòu)成相對(duì)于襯底的一個(gè)主面的垂直MOS晶體管，-其中，選擇晶體管和存儲(chǔ)晶體管是互相疊起布置的，并且經(jīng)一個(gè)公共的源/漏區(qū)域(7’)互相連接，-其中，存儲(chǔ)晶體管的一個(gè)源/漏區(qū)(2)是與一電源線連接的，選擇晶體管的一個(gè)源/漏區(qū)(5’)是與一個(gè)位線連接的，并且選擇晶體管的柵電極(19)是與一字線(17’,19)連接的，并且該二極管結(jié)構(gòu)(11,12,14)是連接在公共源/端區(qū)(7’)和存儲(chǔ)晶體管的柵電極(11)之間的。
2．按權(quán)利要求1的DRAM單元裝置，-其中，該襯底(1)具有各柱體(9)，它們是垂直于襯底主面布置的，-其中，選擇晶體管和存儲(chǔ)晶體管是各自布置的各柱體(9)之一的各側(cè)壁上的，在此選擇晶體管和存儲(chǔ)晶體管的各柵電極(11,19)和該二極管結(jié)構(gòu)(12,14)環(huán)狀地包圍這些柱體(9)。
3．按權(quán)利要求2的DRAM單元裝置，-其中，電源線(2)至少局部地分布在各柱體(9)下面的襯底(1)中，-其中，該字線具有布置在各相鄰柱體(9)之間的線段(17’)，并且這些線段(17’)是與各選擇晶體管的，包圍這些柱體(9)的這些柵電極(19)連接的，-其中，二極管結(jié)構(gòu)(11,12,14)是各自布置在字線下面的。
4．按權(quán)利要求1至3之一的DRAM單元裝置，其中，該二極管結(jié)構(gòu)具有一個(gè)np二極管和/或一個(gè)肖特基二極管和/或一個(gè)薄膜二極管。
5．按權(quán)利要求1至4之一的DRAM單元裝置，其中一種外加的導(dǎo)電結(jié)構(gòu)(13’)是布置在各相鄰柱體(9)的各二極管結(jié)構(gòu)(11,12,14)之間的，該結(jié)構(gòu)(13’)與界靠于其上的二極管結(jié)構(gòu)(12)的表面共同形成一個(gè)外加的電容。
6．用于制造一種動(dòng)態(tài)自放大存儲(chǔ)單元裝置的方法，-其中，在一個(gè)襯底(1)中生成大量動(dòng)態(tài)自放大存儲(chǔ)單元，它們各自具有一個(gè)選擇晶體管，一個(gè)存儲(chǔ)晶體管和一個(gè)二極管結(jié)構(gòu)，-其中，選擇晶體管和存儲(chǔ)晶體管各自形成相對(duì)于襯底(1)的一個(gè)主面(4)的垂直MOS晶體管，-其中，選擇晶體管和存儲(chǔ)晶體管是互相疊起布置的，并且是經(jīng)一公共的源/漏區(qū)(7’)互相連接的，-其中，將存儲(chǔ)晶體管的一個(gè)源/漏區(qū)(2)與一個(gè)電源線連接，將選擇晶體管的一個(gè)源/漏區(qū)(5’)與一個(gè)位線連接，并且將選擇晶體管的柵電極(19)與一字線(17’,19)連接，并且將該二極管結(jié)構(gòu)(11,12,14)連接到公共源/漏區(qū)(7’)和存儲(chǔ)晶體管的柵電極(11)之間。
7．按權(quán)利要求6的方法，-其中，該襯底(1)配備了各柱體(9)，它們是垂直于襯底(1)的主面(4)布置的，-其中，將選擇晶體管和存儲(chǔ)晶體管各自形成在這些柱體(9)中之一的各側(cè)壁上，在此選擇晶體管和存儲(chǔ)晶體管的各柵電極(19)和二極管結(jié)構(gòu)(11,12,14)環(huán)狀地包圍這些柱體(9)。
8．按權(quán)利要求7的方法，-其中，為了形成主面(4)中的各柱體，刻蝕第一批溝槽(8)和第二批溝槽，在此這些第一溝槽和第二溝槽各自是帶狀的，并且主要地互相平行地分布，并且這些第一溝槽(8)和第二溝槽互相交叉，-其中，在該主面(4)上各自形成選擇晶體管的，與位線連接的源/漏區(qū)(5’)，在這些柱體(9)的底面上形成存儲(chǔ)晶體管的，與電源線連接的源/漏區(qū)(2)，并且在這之間在這些柱體(9)的各側(cè)壁上，形成環(huán)狀摻雜區(qū)域形式的公共源/漏區(qū)(7’)。
9．按權(quán)利要求8的方法，-其中，為了形成這些柱體(9)首先刻蝕第一批和第二批部分溝槽(61,62)，它們的分布相當(dāng)于這些第一溝槽(8)和第二溝槽的分布，它們的深度卻是比這些第一溝槽(8)和第二溝槽的深度小，-其中，在這些第一部分溝槽(61)和第二部分溝槽(62)的底面上生成一個(gè)摻雜區(qū)域(7)，-其中，通過(guò)進(jìn)一步的刻蝕由這些第一部分溝槽(61)和第二部分溝槽(62)生成這些第一和第二溝槽(8)，在此通過(guò)摻雜區(qū)域(7)的結(jié)構(gòu)化在這些第一部分溝槽(61)和第二部分溝槽(62)的底面上，各自生成公共源/漏區(qū)(7’)。
10．按權(quán)利要求9的方法，其中，在形成這些柱體(9)后，在這些第一溝槽(8)和第二溝槽的底面上生成作為格柵狀摻雜區(qū)域的電源線(2’)。
11．按權(quán)利要求7至10之一的方法，-其中，為了形成存儲(chǔ)晶體管和二極管結(jié)構(gòu)(12)的柵電極(11)，淀積一個(gè)具有主要為保形的覆蓋邊緣的第一摻雜薄膜，并且各向異性地反刻蝕此薄膜，在此產(chǎn)生一個(gè)第一摻雜側(cè)墻(11)，-其中，淀積一個(gè)具有主要為保形的覆蓋邊緣的，第二摻雜薄膜，并且各向異性地反刻蝕此薄膜，在此產(chǎn)生一個(gè)第二摻雜側(cè)墻(12)，-其中，形成一個(gè)導(dǎo)電的結(jié)構(gòu)(14)，它是局部地布置在第二摻雜側(cè)墻(12)的表面上的，并且是與公共源/漏區(qū)(7’)連接的。
12．按權(quán)利要求11的方法，其中，在布置在各相鄰柱體(9)上的各第二摻雜側(cè)墻(12)之間，形成一個(gè)摻雜充填物(13’)，它與該第二摻雜側(cè)墻形成一個(gè)外加的電容。
13．按權(quán)利要求11或12的方法，-其中，該襯底(1)至少在主面(4)的范圍內(nèi)具有單晶硅，-其中，第一摻雜薄膜和第二摻雜薄膜含有摻雜硅，-其中，該導(dǎo)電結(jié)構(gòu)(14)含有金屬硅化物。
全文摘要
在自放大的動(dòng)態(tài)存儲(chǔ)單元裝置中,每個(gè)存儲(chǔ)單元具有一個(gè)選擇晶體管,一個(gè)存儲(chǔ)晶體管和一個(gè)二極管結(jié)構(gòu)。選擇晶體管和存儲(chǔ)晶體管是垂直MOS晶體管,并且是互相疊起布置的。它們經(jīng)一公共源/漏區(qū)(7’)互相連接。存儲(chǔ)晶體管的一個(gè)源/漏區(qū)(2)與一個(gè)電源線連接,選擇晶體管的一個(gè)源/漏區(qū)(5’)與一個(gè)位線連接,選擇晶體管的柵極(19)與一個(gè)字線連接。二極管結(jié)構(gòu)(11,12,14)連接在存儲(chǔ)晶體管的公共源/漏區(qū)(7’)和柵電極(11)之間。
文檔編號(hào)H01L21/8242GK1211076SQ9811513
公開(kāi)日1999年3月17日 申請(qǐng)日期1998年6月26日 優(yōu)先權(quán)日1997年6月27日
發(fā)明者W·克勞斯赫納德, F·霍夫曼 申請(qǐng)人:西門子公司