用于具有多個半導(dǎo)體器件層的半導(dǎo)體結(jié)構(gòu)的系統(tǒng)和方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總的來說涉及半導(dǎo)體器件，更具體地，涉及具有多個半導(dǎo)體器件層的半導(dǎo)體結(jié)構(gòu)。
【背景技術(shù)】
[0002]集成電路(“1C”)可以包括一種或多種類型的半導(dǎo)體器件，諸如N溝道MOSFET(“NM0S”)器件、P溝道MOSFET (“PM0S”)器件、雙極結(jié)型晶體管(“BJT”)器件、二極管器件以及電容器器件等。對于半導(dǎo)體設(shè)計師而言，不同類型的器件存在不同的設(shè)計考慮。IC還可以包括具有不同電路功能的電路，諸如具有模擬功能、邏輯功能和存儲功能的1C。

【發(fā)明內(nèi)容】

[0003]根據(jù)本文所描述的教導(dǎo)，提供了用于具有多個半導(dǎo)體器件層的半導(dǎo)體結(jié)構(gòu)的系統(tǒng)和方法。在一個示例中，提供了在不同半導(dǎo)體器件層上具有不同電路功能的多層半導(dǎo)體器件結(jié)構(gòu)。半導(dǎo)體結(jié)構(gòu)包括在塊狀襯底上所制造的第一半導(dǎo)體器件層。第一半導(dǎo)體器件層包括用于實(shí)施第一電路功能的第一半導(dǎo)體器件。第一半導(dǎo)體器件層包括不同材料的圖案化頂面。半導(dǎo)體結(jié)構(gòu)進(jìn)一步包括在絕緣體上半導(dǎo)體(“SOI”)襯底上所制造的第二半導(dǎo)體器件層。第二半導(dǎo)體器件層包括用于實(shí)施第二電路功能的第二半導(dǎo)體器件。第二電路功能不同于第一電路功能。包括連接在第一半導(dǎo)體器件層的圖案化頂面和SOI襯底的底面之間的接合表面。SOI襯底的底面經(jīng)由接合表面結(jié)合至第一半導(dǎo)體器件層的圖案化頂面。
[0004]優(yōu)選地，第一電路功能和所述第二電路功能選自包括ESD保護(hù)功能、邏輯電路功能、存儲電路功能、I/o電路功能、模擬電路功能、無源器件功能和BJT器件功能的組。
[0005]優(yōu)選地，在第一半導(dǎo)體器件層和第二半導(dǎo)體器件層中的一個上僅制造一種類型的器件，并且在第一半導(dǎo)體器件層和第二半導(dǎo)體器件層中的另一個上僅制造另一類型的器件。
[0006]優(yōu)選地，一種類型的器件包括平面器件并且所述另一類型的器件包括非平面器件。優(yōu)選地，非平面器件包括FinFET器件。
[0007]優(yōu)選地，一種類型的器件包括PMOS器件并且另一類型的器件包括NMOS器件。
[0008]優(yōu)選地，一種類型的器件包括無源器件并且另一類型的器件包括有源器件。
[0009]優(yōu)選地，接合表面包括粘合層。
[0010]優(yōu)選地，該半導(dǎo)體結(jié)構(gòu)還包括:在絕緣體上半導(dǎo)體(“SOI”)襯底上所制造的第三半導(dǎo)體器件層，第三半導(dǎo)體器件層包括用于執(zhí)行第三電路功能的第三半導(dǎo)體器件，其中，第三電路功能不同于第一電路功能和第二電路功能。
[0011]優(yōu)選地，在第一半導(dǎo)體器件層上僅制造一種類型的器件，在第二半導(dǎo)體器件層上僅制造第二類型的器件，并且在第三半導(dǎo)體器件層上僅制造第三類型的器件。
[0012]在另一示例中，提供了在不同半導(dǎo)體器件層上制造具有不同電路功能的多層半導(dǎo)體器件結(jié)構(gòu)的方法。該方法包括提供塊狀襯底并且在塊狀襯底上制造第一半導(dǎo)體器件層。第一半導(dǎo)體器件層包括用于執(zhí)行第一電路功能的第一半導(dǎo)體器件。第一半導(dǎo)體器件層包括不同材料的圖案化頂面。該方法進(jìn)一步包括將絕緣體上半導(dǎo)體(“SOI”)襯底的底面接合至圖案化頂面并且在SOI襯底上制造第二半導(dǎo)體器件層。第二半導(dǎo)體器件層包括用于執(zhí)行第二電路功能的第二半導(dǎo)體器件。第二電路功能不同于第一電路功能。該方法進(jìn)一步包括將第一半導(dǎo)體器件的部件與第二半導(dǎo)體器件的部件互連。
[0013]優(yōu)選地，從包括ESD保護(hù)功能、邏輯電路功能、存儲電路功能、I/O電路功能、模擬電路功能、無源器件功能和BJT器件功能的組中選擇第一電路功能和第二電路功能。
[0014]優(yōu)選地，在第一半導(dǎo)體器件層和第二半導(dǎo)體器件層中的一個上僅制造一種類型的器件，并且在第一半導(dǎo)體器件層和第二半導(dǎo)體器件層中的另一個上僅制造另一類型的器件。
[0015]優(yōu)選地，一種類型的器件包括平面器件并且另一類型的器件包括非平面器件。
[0016]優(yōu)選地，非平面器件包括FinFET器件。
[0017]優(yōu)選地，一種類型的器件包括PMOS器件并且另一類型的器件包括NMOS器件。
[0018]優(yōu)選地，一種類型的器件包括無源器件并且另一類型的器件包括有源器件。
[0019]優(yōu)選地，該方法還包括:提供連接在第一半導(dǎo)體器件層的圖案化頂面和SOI襯底的底面之間的接合表面。
[0020]優(yōu)選地，該方法還包括:將第二 SOI襯底接合在第二半導(dǎo)體器件層的圖案化頂面上；以及在第二 SOI襯底上制造第三半導(dǎo)體器件層，第三半導(dǎo)體器件層包括用于執(zhí)行第三電路功能的第三半導(dǎo)體器件，其中，第三電路功能不同于第一電路功能和第二電路功能。
[0021]優(yōu)選地，在第一半導(dǎo)體器件層上僅制造一種類型的器件，在第二半導(dǎo)體器件層上僅制造第二類型的器件，并且在第三半導(dǎo)體器件層上僅制造第三類型的器件。
【附圖說明】
[0022]圖1A是可以在多層半導(dǎo)體結(jié)構(gòu)中實(shí)施的示例性電路10的示意圖；
[0023]圖1B是示例性多層半導(dǎo)體結(jié)構(gòu)20的框圖；
[0024]圖2至圖5是示出用于生成多層半導(dǎo)體器件結(jié)構(gòu)的示例性方法的程序流程圖；
[0025]圖6A至圖24是示出在多層半導(dǎo)體結(jié)構(gòu)制造期間的半導(dǎo)體結(jié)構(gòu)的示例性狀態(tài)的示圖；
[0026]圖25A和圖25B是示出附加的示例性多層半導(dǎo)體結(jié)構(gòu)的示圖。
【具體實(shí)施方式】
[0027]圖1A是可以在多層半導(dǎo)體結(jié)構(gòu)中實(shí)施的示例性電路10的示意圖。示例性電路10具有執(zhí)行兩種電路功能的兩個部件，ESD保護(hù)電路12和邏輯主電路14。ESD保護(hù)電路12保護(hù)邏輯主電路14以防止由于施加給邏輯主電路14的輸入端的靜電荷或者突變電壓/電流噪聲/脈沖所導(dǎo)致的損害。邏輯主電路14執(zhí)行電路10的反相器邏輯功能。在該示例中，ESD保護(hù)電路12包括二極管，并且邏輯主電路14包括連接在一起作為反相器的PMOS晶體管和NMOS晶體管。
[0028]圖1B是示例性多層半導(dǎo)體結(jié)構(gòu)20的框圖。多層半導(dǎo)體結(jié)構(gòu)20包括兩個半導(dǎo)體器件層。第一半導(dǎo)體層22在塊狀(bulk)襯底上形成并且第二半導(dǎo)體層24在絕緣體上半導(dǎo)體(“SOI”)襯底上形成。
[0029]可以在第一半導(dǎo)體層22的塊狀襯底上實(shí)施圖1A的ESD保護(hù)電路12并且可以在第二半導(dǎo)體層24的SOI襯底上實(shí)施圖1A的邏輯主電路14。因?yàn)镋SD保護(hù)電路12的二極管是垂直結(jié)型器件并且可以通過N+和P阱注入的平面結(jié)構(gòu)來實(shí)施，所以ESD保護(hù)電路12適用于制造在塊狀襯底上，并因此適用于在第一半導(dǎo)體層22中實(shí)施。因?yàn)檫壿嬛麟娐?4的反相器由兩個MOSFET構(gòu)成并且MOSFET是適用于FinFET SOI結(jié)構(gòu)的表面電荷反相器件，所以邏輯主電路14適用于在第二半導(dǎo)體SOI層24上實(shí)施。因此，可以在多器件層結(jié)構(gòu)20中實(shí)施具有ESD保護(hù)電路12和邏輯主電路14的兩種電路功能的示例性電路10，其中兩種不同的電路功能在不同的半導(dǎo)體器件層上制造。
[0030]圖2是示出用于制造具有兩個半導(dǎo)體器件層的多層半導(dǎo)體結(jié)構(gòu)的示例性方法的程序流程圖。提供用于第一層的塊狀半導(dǎo)體襯底(操作100)。在一些實(shí)施例中，塊狀襯底可以包括:元素半導(dǎo)體，包括晶體結(jié)構(gòu)、多晶結(jié)構(gòu)或者非晶結(jié)構(gòu)的硅或鍺；化合物半導(dǎo)體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和銻化銦；合金半導(dǎo)體，包括SiGe、GaAsP,AlInAs, AlGaAs, GaInAs, GaInP和GaInAsP ;任何其他合適的材料；或者其組合。在一些實(shí)施例中，塊狀襯底可以包括P型材料，并且在其他實(shí)施例中，塊狀襯底可以包括η型材料。襯底可以包括隔離區(qū)、摻雜區(qū)和/或其他部件。
[0031]在塊狀襯底上制造第一半導(dǎo)體器件層(操作102)。第一半導(dǎo)體器件層可以包括第一類型的器件或者實(shí)施特定功能的器件?？梢允褂冒ü饪獭⑽g刻、清潔、化學(xué)機(jī)械拋光/平坦化(“ CMP ”)、薄膜沉積、熱工藝(例如，摻雜、活化/表面鈍化/材料加固)、外延以及材料填充等的合適工藝來制造第一半導(dǎo)體層。例如，光刻工藝可以包括形成光刻膠層(抗蝕劑)、將抗蝕劑曝光為圖案、執(zhí)行曝光后烘焙工藝以及對抗蝕劑進(jìn)行顯影以形成掩模元件。然后，掩模元件可以用于蝕刻工藝中?？梢允褂梅磻?yīng)離子蝕刻(“RIE”)和/或其他合適工藝來實(shí)施蝕刻。第一半導(dǎo)體器件層制造出圖案化的頂面。
[0032]在制造第一半導(dǎo)體器件層上的器件以后，提供第二半導(dǎo)體襯底并且將該第二半導(dǎo)體襯底接合至第一半導(dǎo)體器件層的圖案化頂面(操作104)。第二半導(dǎo)體襯底包括絕緣體上半導(dǎo)體(“SOI”)襯底。SOI襯底的絕緣體底面使用粘合劑層接合至第一半導(dǎo)體層的頂面。在一些實(shí)施例中，對絕緣體的接合表面和第一半導(dǎo)體層的圖案化表面進(jìn)行處理，以清凈、清除多余微粒，并且使表面具有疏水性或者吸水性。在處理表面以后，將含有第一半導(dǎo)體層的晶圓和含有SOI襯底的晶圓對準(zhǔn)。在對準(zhǔn)以后，通過接觸和按壓工藝來接合多層。范德華力(Van der Waals force)會使第二半導(dǎo)體層的底部和第一半導(dǎo)體層的頂部之間的界面處的原子鍵合在一起(該過程可以包括一些等離子體強(qiáng)化技術(shù))。此外，可以應(yīng)用熱步驟，以增強(qiáng)原子在界面處的鍵合?？蓪ι傻陌雽?dǎo)體結(jié)構(gòu)施加平坦化工藝或者CMP工藝，以將第二半導(dǎo)體層的厚度減小至要求的厚度(例如，5至20nm，第二器件的溝道厚