具有屏蔽層的深耗盡型mos晶體管及其方法
【技術(shù)領(lǐng)域】
[0001] W下公開一般設(shè)及半導(dǎo)體器件和加工并且更具體地設(shè)及與減少晶體管器件中的 亞闊值漏電流相關(guān)的方法，該公開包括低泄漏晶體管的結(jié)構(gòu)和制造方法。
【背景技術(shù)】
[0002] 許多集成電路設(shè)計(jì)中使用執(zhí)行特定功能的各種電池。集成電路可包括邏輯器、存 儲(chǔ)器、控制器、和其他的功能塊。在半導(dǎo)體工藝中，通常使用CMOS工藝制造半導(dǎo)體集成電 路。晶體管形成在半導(dǎo)體襯底中，并且通常設(shè)及導(dǎo)致柵極W及相鄰的源極和漏極的制造步 驟的序列，該源極和漏極形成在溝道中。晶體管的關(guān)鍵設(shè)定為闊值電壓。設(shè)定闊值電壓的 已知方法是將滲雜劑放置在與源極和漏極的滲雜劑相反的極性的溝道區(qū)域中。溝道滲雜的 變形包括大量地輸送滲雜材料W填充溝道的容積。其他的技術(shù)包括使用環(huán)型注入（pocket implant)(也被稱為環(huán)狀滲雜化alo doping))，其中，溝道滲雜的離子注入被限制到小的空 間，該小的空間僅鄰接源極和漏極的每個(gè)邊緣，使得溝道容積的其余部分可基本上保持未 滲雜，從而精確地設(shè)定闊值電壓。然而，隨著器件縮小，滲雜劑的精確放置越來(lái)越困難，環(huán)狀 滲雜工藝并不完美，并導(dǎo)致雜散的滲雜材料位于溝道區(qū)域中不期望的位置處，使得精確設(shè) 定闊值電壓非常困難。在繪制電路設(shè)計(jì)時(shí)，闊值電壓變化已經(jīng)成為日益嚴(yán)重的問題和限制， 否則其能夠利用晶體管尺寸縮放的優(yōu)勢(shì)。作為不精確的闊值電壓設(shè)定的結(jié)果，當(dāng)晶體管的 尺寸隨時(shí)間持續(xù)縮放時(shí)，供應(yīng)電壓并未隨時(shí)間持續(xù)進(jìn)行相關(guān)的期望的縮小。電源未縮放阻 礙了設(shè)計(jì)者創(chuàng)建改進(jìn)的、減小的功率集成電路的能力。
[0003] 雖然低闊值電壓器件往往具有更高的亞闊值漏功率，但是低闊值電壓器件一般用 于高速電路。因此，設(shè)計(jì)師往往設(shè)計(jì)較高的闊值電壓。較高闊值電壓的常見器件設(shè)計(jì)為在 晶體管溝道中輸送滲雜劑，該滲雜劑具有與源極和漏極中的滲雜劑的極性相反的極性。在 晶體管溝道中設(shè)置滲雜劑的優(yōu)點(diǎn)在于控制短溝道效應(yīng)得到了相對(duì)改進(jìn)。然而，當(dāng)關(guān)鍵尺寸 減小時(shí)，同時(shí)溝道中每單位容積的滲雜劑數(shù)量相對(duì)增大，很有可能在重滲雜的源極/漏極 區(qū)域和溝道區(qū)域之間形成結(jié)，從而產(chǎn)生用于結(jié)泄漏的路徑。
【附圖說明】
[0004] 為了更完整的理解本文和其優(yōu)點(diǎn)，現(xiàn)在參照W下說明并且參照附圖，其中，相同的 附圖編號(hào)表示相同的零件，其中：
[0005] 圖1示出深耗盡型溝道值DC)晶體管的實(shí)施例的橫截面視圖；
[0006] 圖2A和2B示出用于縮放DDC晶體管W控制短溝道效應(yīng)的示例性方案；
[0007] 圖3示出用于制造具有升高的外延LDD區(qū)域的DDC晶體管的工藝流的實(shí)施例； [000引圖4A-4F示出當(dāng)孤C晶體管基本按圖3所提供的工藝流進(jìn)行制造時(shí)的孤C晶體管 的示意性橫截面視圖；
[0009] 圖5A-5D示出具有不同源極漏極結(jié)構(gòu)和不同溝道滲雜分布的DDC晶體管的各種實(shí) 施例的橫截面視圖W及滲雜分布對(duì)比；
[0010] 圖6A-6B示出對(duì)于在LDD注入?yún)^(qū)域具有或不具有Ge PAI的示例性DDC晶體管的 Vt滾降（roU-off)差和DI化差；
[0011] 圖7示出具有或不具有Ge PAI W影響有效溝道長(zhǎng)度改變的DDC晶體管的橫向凈 滲雜分布；
[001引圖8A-8C示出用于制造具有凹陷的柵極結(jié)構(gòu)的示例性工藝的步驟；
[001引圖9A-9D除了示出用于導(dǎo)致闊值電壓變化的屏蔽注入劑量的走向之外，還示出具 有不同源極/柵極形狀的示例性DDC晶體管結(jié)構(gòu)通道部分和專口相對(duì)于其放置的屏蔽區(qū) 域；
[0014] 圖10A-10B示出具有相對(duì)于各個(gè)源極/漏極結(jié)構(gòu)定位的屏蔽區(qū)的DDC晶體管結(jié) 構(gòu)；
[0015] 圖11A-11B示出未滲雜的SiGe層厚度對(duì)根據(jù)某些實(shí)施例的示例性DDC晶體管的 亞闊值漏電流的影響；
[0016] 圖12A-12C示出屏蔽區(qū)相對(duì)于SiGe突起的位置的定位并且與SiGe突起的位置未 對(duì)準(zhǔn)的影響；
[0017] 圖13是示出用于在晶體管上實(shí)現(xiàn)多個(gè)晶體管器件的制造工藝的流程圖；
[001引圖14A-14B示出當(dāng)滲雜材料注入通過具有不同厚度的ISSG氧化層時(shí)的屏蔽區(qū)滲 雜分布差異；
[0019] 圖15示出注入通過具有不同厚度的ISSG氧化層的屏蔽區(qū)的示例性亞闊值漏電流 走向；
[0020] 圖16示出支持多個(gè)晶圓（die)的半導(dǎo)體晶片（wafer)，其中每個(gè)半導(dǎo)體晶片能夠 支持多個(gè)電路塊，每個(gè)塊具有一個(gè)或多個(gè)晶體管類型。
【具體實(shí)施方式】
[0021] 盡管電子器件通常構(gòu)造為仿佛晶體管在結(jié)構(gòu)和性能上是相同的，實(shí)際上，幾乎不 可能制造出兩個(gè)完全相同的晶體管，尤其是納米級(jí)晶體管。當(dāng)考慮如何在同一晶圓上匹配 寬間隔（其可W分開為數(shù)萬(wàn)納米）的晶體管的性能，如何在同一晶片中匹配鄰近的晶圓上 的晶體管的性能，如何匹配在不同晶片上的晶體管的性能，或者甚至如何匹配在不同的制 造設(shè)施處制造的晶體管時(shí)，該問題甚至更加嚴(yán)重。由于工藝差異，半導(dǎo)體器件的任一特征 (包括使得晶體管的電壓特性發(fā)生變化的功函數(shù)、階梯高度、或隨機(jī)滲雜劑波動(dòng)）可能會(huì)發(fā) 生變化，例如在圖案中的能夠改變溝道、柵極、或間隔大小的變化，或者在沉積或注入步驟 中的能夠?qū)е虏町惖淖兓?br>[0022] 當(dāng)晶體管尺寸縮小時(shí)，晶體管匹配的問題會(huì)增加。闊值電壓失配的增加通常與晶 體管面積的平方根成反比。對(duì)于某些晶體管屬性（例如亞闊值電流或闊值電壓變化），納米 級(jí)晶體管中的匹配變化可W大到足W損害功能性，最終導(dǎo)致低的良品率。此外，設(shè)及將滲雜 劑引入到晶體管溝道的許多共同的CMOS處理技術(shù)能夠?qū)е聹系栏浇臐B雜劑配置顯著變 化，從而影響晶體管工作時(shí)的電壓。
[0023] 許多集成電路設(shè)計(jì)使用執(zhí)行特定功能的各種電池。集成電路可W包括邏輯器、存 儲(chǔ)器、控制器、和其他的功能模塊。在半導(dǎo)體工藝中，通常使用CMOS工藝制造半導(dǎo)體集成電 路。晶體管形成在半導(dǎo)體襯底中，并且通常設(shè)及導(dǎo)致柵極W及相鄰的源極和漏極的制造步 驟的序列，源極和漏極形成在溝道中。晶體管的關(guān)鍵屬性為闊值電壓，闊值電壓確定晶體管 能被導(dǎo)通時(shí)的電壓。低闊值電壓器件一般用于高速電路。雖然可W根據(jù)用于電路模塊的設(shè) 計(jì)參數(shù)和期望特性使用一系列闊值電壓設(shè)定，但是高闊值電壓器件一般用于低功率電路。 從說明書中已知對(duì)于器件來(lái)說闊值電壓中的變化是不期望的。通常W與柵氧化層相鄰的直 接溝道注入的方式或者W與源極和漏極相鄰的環(huán)型注入或環(huán)注入的方式，通過將滲雜劑嵌 入到晶體管溝道中設(shè)定闊值電壓。在注入的溝道區(qū)域中，由于隨機(jī)滲雜劑波動(dòng)，闊值電壓的 變化可能會(huì)出現(xiàn)。當(dāng)關(guān)鍵尺寸縮小時(shí)，由于與晶體管溝道的尺寸相對(duì)應(yīng)的滲雜更大，變化問 題會(huì)惡化，因此當(dāng)受影響的溝道的容積更小時(shí)，對(duì)滲雜劑波動(dòng)產(chǎn)生更大的影響。實(shí)際上，盡 管已經(jīng)改進(jìn)CMOS技術(shù)W允許關(guān)鍵尺寸持續(xù)縮小，但是由于晶體管變化的持久性，相關(guān)的并 且期望的電壓下降并未隨之而來(lái)。
[0024] 本文公開了具有改進(jìn)的闊值電壓變化并且從而允許電壓縮放的晶體管。提供了允 許可靠設(shè)定闊值電壓W及改進(jìn)的遷移率、跨導(dǎo)、驅(qū)動(dòng)電流、強(qiáng)本體系數(shù)、和減小的結(jié)電容的 結(jié)構(gòu)和制造方法的實(shí)施例。更具體地，公開了一種針對(duì)不同的晶體管器件類型導(dǎo)致不同的 vt目標(biāo)的滲雜分布的實(shí)施例。
[0025] 圖1示出具有增強(qiáng)體系數(shù)并且具有更精確地設(shè)定闊值電壓Vt的能力的深度耗盡 溝道值DC)晶體管100。示例性孤C晶體管100包括柵電極102、源極104、漏極106、和位 于基本未滲雜的溝道110上方的柵極電介質(zhì)128。分別與源極104和漏極106相鄰定位的 輕滲雜的源極和漏極延伸（L孤或S呢）132朝向彼此延伸并且設(shè)定晶體管溝道長(zhǎng)度。
[0026] DDC晶體管100示出為N-溝道晶體管，其具有由N型滲雜材料制成的源極和漏極， 并形成在設(shè)置有P阱114的襯底（作為P型滲雜娃襯底）上，其中P阱114形成在襯底116 上。此外，圖1中的N-溝道DDC晶體管包括由P型滲雜材料制成的高滲雜的屏蔽區(qū)112和 由P型滲雜材料制成的闊值電壓設(shè)定區(qū)。基本未滲雜的溝道110優(yōu)選利用外延生長(zhǎng)娃層形 成，該外延生長(zhǎng)娃層使用意圖導(dǎo)致未滲雜的晶體娃的工藝配方。雖然基本未滲雜的溝道110 在本文中可W被指代為"未滲雜的溝道"，但是應(yīng)當(dāng)理解由于在其它的固有外延工藝中不可 避免地引入一些外來(lái)材料，存在最低水平或基線水平的滲雜劑。在一般情況下，"未滲雜溝 道"優(yōu)選具有小于5X 10"原子/cm 3的濃度。然而，期望將溝道110保持在未滲雜的狀態(tài)。 在"未滲雜溝道"上施加變化。例如，未滲雜溝道可W是單晶娃、碳化娃、娃錯(cuò)、錯(cuò)或其他的 半導(dǎo)體材料。
[0027] 可W實(shí)施DDC晶體管100的特征W導(dǎo)致各種晶體管器件類型。該些晶體管器件類 型包括但不限于；P-陽(yáng)T、N-陽(yáng)T、?？卺槍?duì)數(shù)字或模擬電路應(yīng)用的FET、高壓FET、高/中/低 頻FET、被優(yōu)化W在不同的電壓或電壓范圍下工作的FET、低/高功率FET、W及低/中/高 闊值電壓晶體管（即，低Vt、中Vt、或高Vt-也被分別稱為L(zhǎng)Vt、RVt、或HVt)等。通常通過 電氣特性（例如，闊值電壓、遷移率、跨導(dǎo)、線性度、噪聲、功率）區(qū)分晶體管器件類型，該反 過來(lái)使得其本身適用于特定的應(yīng)用（例如，信號(hào)處理或數(shù)據(jù)存儲(chǔ)）。由于復(fù)雜的集成電路 (例如，諸如巧片上的系統(tǒng)（SoC))可W包括具有不同晶體管器件類型W實(shí)現(xiàn)期望的電路性 能的許多不同的電路模塊，所W期望使用能被容易制造的晶體管結(jié)構(gòu)，W導(dǎo)致各種不同的 晶體管器件類型。
[002引用于形成DDC晶體管的方法可W從形成屏蔽區(qū)112開始。在某些實(shí)施例中，通過 在襯底116上設(shè)置P阱114并且在其上注入屏蔽區(qū)滲雜材料來(lái)形成屏蔽區(qū)。通常，從極性 方面來(lái)看，屏蔽區(qū)滲雜材料與阱滲雜匹配?？蓋使用其它方法（例如原位滲雜外延娃沉積 或隨后為離子注入的外延娃沉積）形成屏蔽區(qū)，W導(dǎo)致從柵極11向下嵌入豎直距離的重滲 雜的屏蔽區(qū)112。優(yōu)選