提高納米線和finfet的ion/ioff比率的制作方法
【專利說明】提高納米線和FINFET的1N/1OFF比率
[0001]交叉引用
[0002]本申請是2012年12月17日提交的美國申請N0.13/717，532、案卷N0.SYNP2076-1的部分延續(xù)申請，并且要求其優(yōu)先權，該申請在此通過引用整體并入本文。
技術領域
[0003]本發(fā)明涉及半導體制造，并且更具體地涉及一種用于提高FinFET、納米線和其他類似結構中1n/1ff比率的技術。
【背景技術】
[0004]隨著集成電路技術繼續(xù)推進至更高密度，包括由柵極電極包圍的一個或多個窄溝道結構的大量晶體管類型變得流行。溝道結構通常稱作鰭，并且包括它們的晶體管有時稱作 FinFET,例如 D.Hisamoto 等人在 IEDM, 1998 中以及 N.Lindert 等人在 IEEE ElectronDevice Letters 2001中的第487頁中所述，在此出于它們的教導而通過引用被并入本文。鰭包括通常平行設置在襯底上的半導體本體，以使得它們從襯底垂直向上突起。柵極介電層跨越在鰭的側邊和頂部上，并且可以使用例如金屬或多晶硅實施的柵極導體跨越鰭并且在柵極介電層之上延伸。在柵極導體的任意側邊上，源極和漏極區(qū)域實施在鰭中。得到的FET晶體管具有在鰭中的源極、溝道和漏極區(qū)域，以及跨越在鰭上的柵極。這些晶體管通常稱作多柵極晶體管，因為柵極導體包圍了鰭的三個側邊，并且結果增大了溝道的有效寬度。在未來提出的結構中，柵極整體包圍圍繞溝道結構，在該情形中多柵極晶體管有時稱作納米線。然而如在此所使用的，納米線視作FinFET的特定情形，并且溝道結構有時仍在此稱作鰭。
[0005]用于實施FinFET晶體管的鰭可以是相當窄的。作為多柵極結構和鰭的窄寬度的結果，F(xiàn)inFET晶體管具有優(yōu)越的性能特性以及小的版圖面積。但是即便具有這種窄鰭，當器件處于關斷狀態(tài)時由柵極控制電壓所產生的電場可以在深度上受限，并且可以不足以延伸進入鰭的截面中部。這引起了通過鰭中部的泄漏。鰭越寬，泄漏越高，因為中部距離柵極太遠而不足以在柵極電壓控制下。因此1n/1ff比率受損。制造商可以通過使得鰭進一步變窄而減小該問題，但是該解決方案難以實施，因為這種窄鰭的機械不穩(wěn)定性和線邊緣粗糙度可以引起產率損失。
[0006]因此，需要更好的方式以改進多柵極晶體管中的1n/1ff比率。

【發(fā)明內容】

[0007]因此出現(xiàn)了建立對于多柵極晶體管中減小的1n/1ff比率的問題的穩(wěn)健解決方案的機會?？梢缘玫礁玫男酒a率，以及更密集和更強大的電路、部件和系統(tǒng)。
[0008]概括地，本發(fā)明涉及一種集成電路晶體管結構，具有半導體材料的本體，本體具有兩個縱向間隔開的、兩者之間具有溝道的摻雜源極區(qū)域/漏極區(qū)域，布置在本體外部并且沿著溝道朝向本體的至少一個表面的柵極堆疊。本體包含“調整區(qū)域”，其是縱向布置在溝道區(qū)域內、以第一距離間隔在第一表面后并且從源極區(qū)域/漏極區(qū)域縱向間隔開的區(qū)域。在FinFET實施例中，調整區(qū)域可以整體布置在鰭內。調整區(qū)域包括調整區(qū)域材料，在每個縱向位置處具有至少當晶體管在關斷狀態(tài)時與在相同縱向位置處相鄰本體材料不同的導電率。在一個實施例中，調整區(qū)域材料是電介質。在另一實施例中，調整區(qū)域材料是電導體。
[0009]提供本發(fā)明的以上
【發(fā)明內容】
以便于提供對本發(fā)明一些特征的基本理解。該
【發(fā)明內容】
并非旨在標識本發(fā)明的基本或關鍵元素或者描繪本發(fā)明的范圍。其純粹目的在于以簡化形式展示本發(fā)明的一些特征而作為稍后展示的更詳細說明書的開篇。本發(fā)明的特定特征描述在權利要求、說明書以及附圖中。
【附圖說明】
[0010]美國臨時申請的專利或申請文檔包含了彩色描繪的至少一個附圖。一旦請求并且支付了必須費用，具有彩色附圖的本專利或專利申請公開的副本將由美國專利和商標局提供。在此通過引用方式而在本文中包含彩色附圖。
[0011]將參照其具體實施例而描述本發(fā)明，并且將對于附圖做出參考，其中:
[0012]圖1D、圖1C、圖1A和圖1B (統(tǒng)稱為圖1)示出了簡化的現(xiàn)有技術FinFET晶體管。
[0013]圖2A、圖2B和圖2C有時統(tǒng)稱為圖2。
[0014]圖2A是圖1的晶體管溝道區(qū)域的截面圖。
[0015]圖2B是圖1晶體管的俯視圖，從穿過鰭高度中部的水平2D切片獲得，并且被上色以顯示關斷狀態(tài)的泄漏電流密度。
[0016]圖2C是圖1晶體管的俯視圖，從穿過鰭高度中部的水平2D切片獲得，并且被上色以顯示關斷狀態(tài)的靜電電勢。
[0017]圖3C、圖3A和圖3B(統(tǒng)稱為圖3)示出了包括本發(fā)明特征的簡化FinFET晶體管300。
[0018]圖4是通過仿真示出了對于大量不同示例性配置的1n和1ff隨著圖3調整區(qū)域的引入而如何改變的繪圖。
[0019]圖5A和圖5B有時在此統(tǒng)稱為圖5，是晶體管300的從穿過鰭高度中部的水平2D切片獲得的俯視圖，并且其中圖3的調整區(qū)域是空氣間隙。
[0020]圖6A和圖6B有時在此統(tǒng)稱為圖6，是晶體管300的從穿過鰭高度中部的水平2D切片獲得的俯視圖，并且其中圖3的調整區(qū)域是導電屏材料。
[0021]圖7和圖8示出了備選的鰭形狀。
[0022]圖9A —圖91 (統(tǒng)稱為圖9)示出了由此調整區(qū)域材料可以如圖3中所示形成在鰭內的步驟序列。
[0023]圖1OA —圖1OF(統(tǒng)稱為圖10)示出了由此調整區(qū)域材料可以如圖1OF中所示形成在鰭內的備選步驟序列。
[0024]圖11示出了包括本發(fā)明特征的示例性波紋狀襯底。
[0025]圖12A、圖12B、圖12C和圖12D是包括本發(fā)明特征的不同波紋狀襯底的俯視圖。
[0026]圖13示出了包括本發(fā)明特征并且進一步顯示了將要形成電路的功能元件的位置的波紋狀襯底。
【具體實施方式】
[0027]展示以下說明書以使得本領域技術人員制造和使用本發(fā)明，并且在特定應用及其需求的環(huán)境下提供以下說明。對所述實施例的各種修改對于本領域技術人員是易于明顯的，并且在此限定的普遍原理可以適用于其他實施例和應用而并未脫離本發(fā)明的精神和范圍。因此，本發(fā)明并非意在限定于所示實施例，而是符合與在此所述原理和特征一致的最寬范圍。
[0028]圖1D是在SOI晶片102上的簡化FinFET晶體管100的立體圖。與在此所有機械附圖一樣，圖1D并未按照比例繪制。體硅襯底114位于掩埋的氧化物層116下方，并且在它們上方的摻雜硅層已經(jīng)圖案化為具有用于晶體管100的縱向分隔開的源極和漏極區(qū)域的鰭(本體110)。在其他一些實施例中，掩埋的氧化物層116可以省略，或者硅本體110可以向下延伸穿過氧化物層116 (其在該實施例中可以為STI)進入體硅襯底114中。在任何這些情形中，鰭110可以描述為從晶片表面垂直地延伸。
[0029]在附圖中，僅源極區(qū)域124可見，漏極區(qū)域隱藏在柵極結構背后。此外，盡管圖1D僅示出了一個鰭110，但是通常大量鰭平行地形成并且在它們各自端部在一起分別連接至共用的源極和漏極焊區(qū)焊盤。為了清楚說明，在圖1D中僅示出了一個鰭。此外，盡管圖1D中本體110完全是未摻雜硅，如在此所使用地，術語“本體”并不必須要求結構全部是單一材料。也并不需要其與不同材料地相鄰本體物理地分隔。
[0030]柵極電介質層118位于硅本體110之上并且包圍硅本體110。柵極電介質118可以是單一材料或者多于一種材料的合成物，所有這些在此統(tǒng)稱為柵極電介質?？梢允褂美缃饘倩蚨嗑Ч鑼嵤┑臇艠O導體120位于柵極電介質118上方并且包圍圍繞柵極電介質。與柵極電介質118—樣，柵極導體120可以使用單一材料或者多于一種材料的合成物，所有這些共同地在此稱作柵極導體120。柵極電介質118與柵極導體120的組合有時在此稱作柵極堆疊，并未在此暗示堆疊必須是垂直的。圖1D也指示了在此稱作縱向、橫向和垂直的器件方向。(橫向方向有時也在此稱作側向方向。)在其上柵極導體包圍了鰭的兩個或多個側邊的FinFET中，如圖1D中所示，柵極導體的面向鰭不同側邊的部分有時在此稱作不同的“柵極”。然而，它們也有時在此稱作單個柵極或柵極導體。
[0031]圖1C是沿著圖1D的視線C-C’獲得的晶體管100的截面圖。為了清楚說明而從圖1C中省略了晶片102。圖1C也指示了器件的橫向和垂直方向。
[0032]圖1A是沿著圖1D和圖1C的視線A_A’獲得的晶體管100的俯視圖。圖1C的視圖是沿著圖1A的視線C-C’獲取。圖1A也指示了器件的橫向方向以及縱向方向。可以看出，鰭110包括在溝道區(qū)域128的縱向相對端部上的摻雜區(qū)域124和126。區(qū)域124和126用作晶體管的源極和漏極區(qū)域，盡管通常對于哪個是源極哪個是漏極的選擇取決于它們如何連接在電路中。這些區(qū)域因此有時在此統(tǒng)稱為源極區(qū)域/漏極區(qū)域。源極區(qū)域/漏極區(qū)域124和126摻雜為相同導電類型(N或P)。溝道區(qū)域可以是例如未摻雜的娃，或者可以被摻雜以展現(xiàn)與源極區(qū)域/漏極區(qū)域相反的導電類型。在圖1A中可以看到柵極導體120的兩側(但是并非頂部)，由柵極電介質118與溝道區(qū)域128分隔。
[0033]圖1B是沿著圖1D和圖1A的視線B_B’獲取的晶體管100的側視圖。沿著圖1B的視線A-A’獲取圖1A的視圖。圖1B也指示了器件的縱向和垂直方向。鰭110的溝道區(qū)域128以及兩個源極區(qū)域/漏極區(qū)域124和126可以在圖1B中看到。也可以在圖1B中看到柵極導體120的頂部部分，由柵極電介質118與溝道區(qū)域128分隔。圖1D、圖1C、圖1A和圖1B有時共同在此統(tǒng)稱為圖1。
[0034]圖2A是溝道區(qū)域28的截面圖，通過仿真示出了當晶體管處于關斷狀態(tài)時在特定縱向位置處鰭中電流密度的截面分布。如在此所使用，晶體管的“關斷狀態(tài)”是其中柵極-源極電壓為零并且漏極-源極電壓在電源電壓Vdd下的晶體管的狀態(tài)。在這些附圖中，電流密度以顏色指示，其中朝向光譜藍色端的顏色指示了較低電流密度而朝向光譜紅色端的顏色指示了較高電流密度?？梢钥吹?，泄漏電流流過溝道，并且在鰭截面中心的柵極電壓影響最弱處電流最強。
[0035]圖2B是從穿過鰭高度中部的水平2D切片獲得的圖1A晶體管的俯視圖，并且通過仿真示出了當晶體管處于關斷狀態(tài)時鰭中電流密度的縱向和橫向分布。如圖2A中所示，電流密度以顏色指示，其中朝向光譜藍色端的顏色指示了較低電流密度而朝向光譜紅色端的顏色指示了較高電流密度?？梢钥吹?，泄漏電流大約在鰭橫向中心具有最大密度。再次注意，這是柵極電壓的影響最弱的地方。圖2B也示出了將電壓偏置Vds和Ves施加至晶體管。
[0036]圖3C、圖3A和圖3B (統(tǒng)稱為圖3)示出了包括本發(fā)明的特征的、在SOI晶片(未示出)上的簡化FinFET晶體管300。圖3C是對應于圖1C中晶體管100視圖的晶體管300的截面圖；圖3A是對應于圖1A中晶體管100視圖的晶體管300的俯視圖；以及圖3B是對應于圖1B中晶體管100視圖的晶體管300的側視圖。在圖3中，未摻雜的硅