半導體器件的形成方法
【技術領域】
[0001]本發(fā)明涉及半導體制造技術領域，尤其涉及一種半導體器件的形成方法。
【背景技術】
[0002]隨著集成電路制造技術的快速發(fā)展，促使集成電路中的半導體器件，尤其是MOS(Metal Oxide Semiconductor,金屬-氧化物-半導體)晶體管的尺寸不斷地縮小，以此滿足集成電路發(fā)展的小型化和集成化的要求。
[0003]請參考圖1，圖1是一種晶體管的剖面結構示意圖，包括:位于襯底100表面的柵極結構101,所述柵極結構101包括:位于襯底100表面的柵介質層110、位于柵介質層110表面的柵極層111、以及位于柵介質層110和柵極層111側壁表面的側墻112 ;位于所述襯底100和柵極結構101表面的介質層102 ;位于所述柵極結構101兩側的襯底100內的源區(qū)103a和漏區(qū)103b。
[0004]其中，為了能夠對所述源區(qū)103a和漏區(qū)103b施加偏壓，所述源區(qū)103a和漏區(qū)103b表面還具有導電插塞104,所述導電插塞104能夠與芯片電路電互聯(lián)。
[0005]然而，在現(xiàn)有技術中，所述導電插塞與源區(qū)或漏區(qū)之間的接觸電阻較大，隨著半導體器件尺寸的不斷縮小，所述接觸電阻對于晶體管的驅動電流影響尤為顯著。因此，如何降低導電插塞與源區(qū)和漏區(qū)之間的接觸電阻是亟待解決的問題之一。

【發(fā)明內容】

[0006]本發(fā)明解決的問題是提供一種半導體器件的形成方法，使所形成的半導體器件驅動電流增強、性能更穩(wěn)定。
[0007]為解決上述問題，本發(fā)明提供一種半導體器件的形成方法，包括:提供襯底，所述襯底表面具有柵極結構，所述柵極結構兩側的襯底內具有源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)表面具有停止層，所述襯底、柵極結構和停止層表面具有介質層，所述停止層和介質層的材料不同；刻蝕部分介質層，直至暴露出所述停止層表面為止，在介質層內形成第一開口 ；采用無定形化工藝處理第一開口底部的停止層，使所述第一開口底部的停止層成為無定形層，所述無定形層的密度小于未經(jīng)無定形化處理工藝的停止層密度；去除第一開口底部的無定形層，并暴露出第一開口底部的源區(qū)和漏區(qū)表面、以及停止層的側壁表面，所述第一開口底部的停止層側壁表面相對于第一開口側壁的介質層表面齊平；在去除所述無定形層之后，在所述第一開口內形成導電結構。
[0008]可選的，所述無定形化工藝為離子注入工藝，所述離子注入工藝的注入方向垂直于襯底表面，所注入的離子為鍺離子、氟化硼離子或銦離子。
[0009]可選的，所述離子注入工藝所注入的離子為鍺離子時，所述離子注入工藝的參數(shù)包括:注入能量為5keV?30keV,注入劑量lE14atom/cm2?lE15atom/cm2。
[0010]可選的，所述離子注入工藝所注入的離子為氟化硼離子時，所述離子注入工藝的參數(shù)包括:注入能量為3keV?40keV,注入劑量lE14atom/cm2?lE15atom/cm2。
[0011]可選的，所述離子注入工藝所注入的離子為銦離子時，所述離子注入工藝的參數(shù)包括:注入能量為30keV?10keV,注入劑量lE13atom/cm2?lE14atom/cm2。
[0012]可選的，所述停止層的材料為氮化硅，所述介質層的材料為氧化硅。
[0013]可選的，去除第一開口底部的無定形層的工藝為濕法刻蝕工藝，刻蝕液為磷酸溶液，所述磷酸溶液中水和磷酸的體積比為300:1?500:1。
[0014]可選的，所述介質層的形成工藝為等離子體增強化學氣相沉積工藝；所述停止層的形成工藝為等離子體增強化學氣相沉積工藝。
[0015]可選的，還包括:位于源區(qū)和漏區(qū)表面的半導體層，所述停止層形成于所述半導體層表面；在去除第一開口底部的無定形層之后，暴露出所述半導體層表面。
[0016]可選的,所述半導體層的材料為娃,所述半導體層的厚度為100埃?200埃。
[0017]可選的，還包括:在形成導電結構之前，采用自對準硅化工藝使第一開口底部的半導體層表面形成接觸層，所述接觸層的材料為金屬化半導體材料。
[0018]可選的，所述柵極結構包括:位于襯底表面的柵介質層、位于柵介質層表面的柵極層、以及位于柵極層和柵介質層側壁表面的側墻。
[0019]可選的，所述柵介質層的材料為高K介質材料，所述柵極層的材料為金屬，所述柵極結構采用后柵工藝形成。
[0020]可選的，形成所述柵極結構的后柵工藝包括:在襯底表面形成偽柵極結構，所述偽柵極結構包括偽柵介質層、位于偽柵介質層表面的偽柵極層、以及位于偽柵極層和偽柵介質層側壁表面的側墻；在所述偽柵極結構兩側的襯底內形成源區(qū)和漏區(qū)；在形成源區(qū)和漏區(qū)之后，在襯底表面和所述偽柵極結構側壁表面形成停止層；在所述停止層表面形成第一子介質層，所述第一子介質層和停止層暴露出所述偽柵極層；去除所述偽柵極層和偽柵介質層，在所述第一子介質層內形成第二開口 ；在所述第二開口的側壁和底部表面形成柵介質層；在所述柵介質層表面形成填充滿第二開口的柵極層；在所述第一子介質層和柵極層表面形成第二子介質層，所述第二子介質層和第一子介質層形成介質層。
[0021]可選的，所述源區(qū)和漏區(qū)內具有應力層，所述應力層的材料為硅鍺或碳化硅。
[0022]可選的，所述應力層的形成工藝包括:在形成停止層和第一子介質層之前，在所述偽柵極結構兩側的襯底內形成第三開口 ；采用選擇性外延沉積工藝在所述第三開口內應力層。
[0023]可選的，所述第一開口的形成工藝包括:在介質層表面形成掩膜層，所述掩膜層暴露出源區(qū)和漏區(qū)的對應位置；以所述掩膜層為掩膜，采用各向異性干法刻蝕工藝刻蝕所述介質層，直至暴露出停止層表面為止，在介質層內形成第一開口。
[0024]可選的，所述第一開口頂部的圖形為矩形，形成于所述第一開口內的導電結構頂部圖形為矩形。
[0025]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0026]本發(fā)明的形成方法中，在襯底和柵極結構表面形成停止層，在所述停止層表面形成介質層，且所述介質層和停止層的材料不同，使得所述停止層與介質層之間具有刻蝕選擇性，因此所述停止層能夠定義刻蝕第一開口的停止位置。在介質層內形成第一開口的刻蝕工藝停止于所述停止層表面之后，對第一開口底部的部分停止層進行無定形化處理，使得開口底部形成的無定形層密度小于未經(jīng)無定形化處理的停止層密度，則所述無定形化層易于被去除，去除所述無定形化層的工藝對源區(qū)或漏區(qū)的損傷較小，有利于降低源區(qū)或漏區(qū)與導電結構之間的接觸電阻。其次，由于無定形層密度小于剩余的停止層密度，因此經(jīng)過所述無定形層相對于剩余的停止層之間具有刻蝕選擇性，使得去除無定形層的工藝對停止層的損傷較小。而且，由于僅在第一開口底部的停止層進行了無定形化處理，而由介質層覆蓋的停止層未經(jīng)無定形化處理，因此在去除無定形層之后，暴露出的停止層側壁能夠相對于介質層側壁齊平，從而避免在第一開口底部發(fā)生底切現(xiàn)象。因此，形成于所述第一開口內的導電結構與源區(qū)和漏區(qū)之間的接觸電阻降低，所形成的晶體管的驅動電流增強，晶體管的性能改善、穩(wěn)定性提高。
[0027]進一步，所述無定形化工藝為離子注入工藝，所述離子注入工藝的注入方向垂直于襯底表面，所注入的離子為鍺離子、氟化硼離子或銦離子。首先，由于所述鍺離子、氟化硼離子或銦離子均為粒子尺寸均較大，因此經(jīng)過所述鍺離子、氟化硼離子或銦離子的注入，能夠將第一開口底部的部分停止層擊打疏松，以此使所述部分停止層成為無定形層。其次，所述離子注入工藝的注入方向垂直于襯底表面，因此能夠使所形成的無定形層側壁與第一開口的側壁保持齊平，從而在去除所述無定形層之后，暴露出的停止層側壁相對于介質層側壁齊平，以此避免第一開口底部發(fā)生底切現(xiàn)象。
[0028]進一步，去除第一開口底部的無定形層的工藝為濕法刻蝕工藝，刻蝕液為磷酸溶液，所述磷酸溶液中水和磷酸的體積比為300:1?500:1。由于所述磷酸溶液的濃度較低，因此所述磷酸溶液對于未被無定形化處理的剩余停止層、以及源區(qū)和漏區(qū)表面的損傷較低，不僅保證了源區(qū)和漏區(qū)表面的形貌良好，而且避免了第一開口底部發(fā)生底切現(xiàn)象，形成于第一開口內的導電結構與源區(qū)和漏區(qū)之間的接觸電阻降低，所形成的半導體器件的驅動電流提高、性能改善。
【附圖說明】
[0029]圖1是一種晶體管的剖面結構示意圖；
[0030]圖2至圖4是一種在源區(qū)和漏區(qū)表面形成導電插塞的過程的剖面結構；
[0031]圖5至圖10是本發(fā)明實施例的半導體器件的形成過程的剖面結構示意圖。
【具體實施方式】
[0032]如【背景技術】所述，所述導電插塞與源區(qū)或漏區(qū)之間的接觸電阻較大，容易使降低晶體管的驅動電流，使晶體管的性能變差。
[0033]經(jīng)過研究發(fā)現(xiàn)，由于在形成導電插塞的過程中，容易對源區(qū)和漏區(qū)表面造成損傷，導致導電插塞與源區(qū)或漏區(qū)之間接觸界面的形貌變差，從而造成導電插塞與源區(qū)或