超薄PoP封裝件的制作方法
【技術領域】
[0001] 本發(fā)明涉及半導體封裝件以及用于封裝半導體器件的方法。更具體地，本發(fā)明涉 及PoP(層疊封裝）的底部封裝件。
【背景技術】
[0002] 隨著在半導體工業(yè)中對更低成本、更高性能、更大集成電路密度和更大封裝密度 的需求的持續(xù)，層疊封裝（"P〇P"）技術已變得越來越普及。隨著對越來越小的封裝件的推 進增強，裸片和封裝件的集成（例如，"預堆疊"或片上系統(tǒng)（"SoC"）技術與存儲器技術的 集成）允許更薄的封裝件。此類預堆疊已成為薄細間距PoP封裝件的關鍵組成部分。
[0003] 減小封裝件的尺寸（例如，PoP封裝件中的頂部封裝件（存儲器封裝件）或底部 封裝件（SoC封裝件））的一個限制是在封裝件中使用的襯底的尺寸。薄襯底和/或無核襯 底（例如，層壓襯底）已被用于將封裝件的尺寸減小到特定水平。然而，為了給下一代器件 提供更小的封裝件，可能需要進一步減小尺寸。
[0004] 在減小封裝件的尺寸時可能出現(xiàn)的一個潛在問題是，在封裝件變得越來越薄時， 封裝件中翹曲的可能性增大。翹曲問題可能會導致PoP封裝件的失效或性能降低和/或利 用PoP封裝件的器件的可靠性問題。例如，PoP封裝件中的頂部封裝件和底部封裝件之間 的翹曲行為的差異可能會導致耦接封裝件的焊料結合部中的良率損失。由于對頂部封裝件 和底部封裝件提出了嚴苛的翹曲指標，可能有大部分的PoP結構會被丟棄（廢棄）。廢棄的 PoP結構導致預堆疊良率低、材料浪費和制造成本升高。
[0005] 盡管正在采取和構想很多改進和/或設計修改來抑制使用薄襯底或無核襯底的 封裝件中發(fā)生翹曲，但在比利用薄襯底或無核襯底的那些封裝件更小的封裝件中減小翹曲 仍可能需要進一步的改進或設計修改。

【發(fā)明內(nèi)容】

[0006] 在某些實施例中，一種PoP封裝件包括底部封裝件和頂部封裝件。底部封裝件可 包括耦接在入層和再分布層（RDL)之間的裸片。裸片可至少部分地包封在介于插入層和再 分布層之間的封裝劑中?？衫谜澈蟿訉⒙闫罱拥讲迦雽?。裸片的周邊上的一個或多 個端子可將插入層耦接到再分布層。端子可至少部分地包封于封裝劑中。
[0007] -個或多個端子可將所述插入層的頂部耦接到頂部封裝件的底部。頂部封裝件可 以是存儲器封裝件（例如，包括一個或多個存儲器裸片）。耦接插入層和頂部封裝件的端 子可分布于插入層的表面上的任何地方（例如，端子不限于在底部封裝件中的裸片的周邊 上）。底部封裝件中的插入層和RDL有助于抑制底部封裝件中的翹曲并減小PoP封裝件的 總厚度。
【附圖說明】
[0008] 當與附圖結合時，根據(jù)本發(fā)明參考目前優(yōu)選的但僅為示例性實施例的以下詳細描 述，將更充分地理解本發(fā)明的方法與裝置的特征和優(yōu)點，在該附圖中：
[0009] 圖IA-E示出了用于形成PoP封裝件的工藝流程的實施例的橫截面圖。
[0010] 盡管本發(fā)明易受各種修改形式和替代形式的影響，但附圖中以舉例的方式示出了 其具體實施例并將在本文進行詳細描述。附圖可能不是按比例的。然而，應當理解，附圖及 對其的詳細描述并非旨在將本發(fā)明限制于所公開的特定形式，而正相反，本發(fā)明在于覆蓋 落在由所附權利要求所限定的本發(fā)明的實質和范圍內(nèi)的所有修改形式、等同形式和替代形 式。
【具體實施方式】
[0011] 圖IA-E示出了用于形成PoP封裝件的工藝流程的實施例的橫截面圖。圖IA示出 了插入層102的實施例的橫截面圖，其中端子104耦接到插入層的下表面（側）。在某些實 施例中，在端子104已附接（例如，預附接）到插入層102的情況下向工藝流程提供插入層 /端子的組合。端子104可以是例如鋁球或另一種合適導電材料的球。在一些實施例中，端 子104涂布有焊料或涂布有Sn。
[0012] 在某些實施例中，插入層102包括兩個有源層106 (例如，兩個有源金屬層），使得 插入層為2層插入層。在一些實施例中，插入層102包括多于兩個有源層106。可設計插入 層102中的多個有源層106以提供穿過插入層的非垂直布線（例如，將插入層的有源層設 計成如同它們在多層PCB(印刷電路板）中那樣）。因此，可設計插入層102以耦接彼此不 是鏡像的端子（例如，該端子在插入層的相對側上彼此不正對）。
[0013] 在某些實施例中，插入層102包括層壓材料。例如，插入層102可包括BT(雙馬來 酰亞胺/三嗪）層壓體或任何其他合適的預浸（預先浸漬的）層壓材料。有源層106可包 括導電金屬層諸如銅、鋁或金?？墒褂糜糜谛纬蓪訅翰牧系谋绢I域中已知的技術來形成插 入層102。
[0014] 在形成/提供了附接有端子104的插入層102之后，可將裸片耦接到插入層。圖 IB示出了耦接到裸片108的插入層102的實施例的橫截面圖。在某些實施例中，裸片108 是處理器或邏輯裸片，或者裸片108是片上系統(tǒng)（"SoC")。裸片108可以是例如半導體芯 片裸片諸如倒裝芯片裸片。
[0015] 可使用用于裸片/層壓界面的已知鍵合技術將裸片108耦接（例如，附接）到插 入層102。在某些實施例中，利用粘合劑層110將裸片耦接到插入層102。粘合劑層110可 以是例如可固化環(huán)氧樹脂或另一種合適的裸片附接膜。
[0016] 在將裸片108耦接到插入層102之后，將裸片和端子104至少部分地封裝于耦接 到插入層的封裝劑中。圖IC示出了封裝于封裝劑112中的裸片110和端子104的實施例的 橫截面圖。封裝劑112可以是例如聚合物或模塑化合物。在一些實施例中，將插入層102、 端子104和裸片108置于重建器上，在其上形成封裝劑（模具）并封裝端子和裸片?？捎?封裝劑112暴露出端子104和裸片108的底表面的至少某個部分，以允許將端子和裸片耦 接（例如，鍵合）到PoP封裝件中的稍后形成的層。
[0017] 在封裝裸片108和端子104之后，可形成再分布層（RDL)并將其耦接到裸片和/或 端子以形成底部封裝件。圖ID示出了耦接到裸片108和端子104以形成底部封裝件120的 再分布層（RDL) 114的實施例的橫截面圖。RDL114也可耦接到封裝劑112。RDL114可包 括材料，諸如但不限于PI(聚酰亞胺）、PBO(聚苯并#唑）、BCB(苯并環(huán)丁烯）和WPR(晶片 光致抗蝕劑，諸如能夠以商標名WPR商購獲得的酚醛樹脂和聚（羥基苯乙烯）（PHS)，WPR包 括WPR-1020、WPR-1050 和WPR-1201 (WPR是JSRCorporation,Tokyo,Japan的注冊商標））。 可使用本領域中已知的技術（例如，用于聚合物沉積的技術）在裸片108、端子104和封裝 劑112上形成RDL114。在某些實施例中，RDL114包括用于耦接到端子104的一個或多個 著陸焊盤。例如，RDL114可包括用于耦接到端子104的鋁著陸焊盤或涂布有焊料或涂布 有Sn的鋁著陸焊盤。
[0018] 在形成RDL114之后，可將端子116耦接到RDL，如圖ID所示。端子116可用于將 底部封裝件120耦接到母板或印刷電路板（PCB)。端子116可包括鋁或另一種合適的導電 材料。在一些實施例中，端子116涂布有焊料或涂布有Sn。
[0019] 在某些實施例中，RDL114包括裸片108和端子116中的一個或多個端子之間的布 線（例如，線路或連接）和/或端子104和端子116中的一個或多個端子之間的布線。因 此，RDL114在遠離裸片和端子的位置處允許將裸片108和/或端子104通過端子116鍵 合到和電耦接到母板或PCB。
[0020] 與通常用于SoC封裝件的襯底（例如，PoP封裝件中的底部封裝件）相比，RDL114 可以是相對薄的層。例如，RDL114可具有小于約50ym(例如，約25ym)的厚度，而典型 的薄襯底具有約300ym-400ym的厚度，并且無核襯底具有在約200ym的范圍中的厚度。 因此，在底部封