一種FinFET器件及其制造方法、電子裝置的制造方法
【技術領域】
[0001]本發(fā)明涉及半導體制造工藝，具體而言涉及一種FinFET器件及其制造方法、電子
目.ο
【背景技術】
[0002]隨著半導體技術的不斷發(fā)展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現(xiàn)的。目前，由于在追求高器件密度、高性能和低成本中半導體工業(yè)已經(jīng)進步到納米技術工藝節(jié)點，半導體器件的制備受到各種物理極限的限制。
[0003]隨著CMOS器件尺寸的不斷縮小，來自制造和設計方面的挑戰(zhàn)促使了三維設計如鰭片場效應晶體管(FinFET)的發(fā)展。相對于現(xiàn)有的平面晶體管，F(xiàn)inFET是用于20nm及以下工藝節(jié)點的先進半導體器件，其可以有效控制器件按比例縮小所導致的難以克服的短溝道效應，還可以有效提高在襯底上形成的晶體管陣列的密度，同時，F(xiàn)inFET中的柵極環(huán)繞鰭片(鰭形溝道)設置，因此能從三個面來控制靜電，在靜電控制方面的性能也更突出。
[0004]現(xiàn)有技術通常采用以下工藝步驟形成FinFET的鰭片:首先，在襯底上形成硬掩膜層；接著，圖案化所述硬掩膜層，形成用于蝕刻襯底以在其上形成鰭片的多個彼此隔離的掩膜；接著，蝕刻襯底以在其上形成多個鰭片；接著，沉積形成多個鰭片之間的隔離結構；最后，蝕刻去除所述硬掩膜層。
[0005]在上述工藝過程中，沉積形成所述隔離結構時，通常采用具有可流動性的化學氣相沉積(FCVD)來形成構成所述隔離結構的材料。實施FCVD工藝之后，需要實施高溫退火來處理構成所述隔離結構的材料，在此過程中，由于發(fā)生氧化的緣故，鰭片的高度和特征尺寸均會產(chǎn)生一定程度的損失，進而影響FinFET的性能。
[0006]因此，需要提出一種方法，以解決上述問題。

【發(fā)明內(nèi)容】

[0007]針對現(xiàn)有技術的不足，本發(fā)明提供一種FinFET器件的制造方法，包括:提供半導體襯底，在所述半導體襯底上形成有多個鰭片，在所述鰭片的頂部形成有硬掩膜層；形成襯墊氧化物層，以覆蓋所述半導體襯底的表面、所述鰭片的側壁以及所述硬掩膜層的側壁和頂部；形成覆蓋所述襯墊氧化物層的緩沖層，以避免后續(xù)實施的工藝對所述鰭片的高度和特征尺寸造成損失；沉積隔離材料層，以完全填充所述鰭片之間的間隙；實施高溫退火，以使所述隔離材料層致密化；執(zhí)行化學機械研磨，直至露出所述硬掩膜層的頂部；去除所述硬掩膜層和部分所述隔離材料層，以露出所述鰭片的部分。
[0008]在一個示例中，所述鰭片的寬度全部相同，或者所述鰭片分為具有不同寬度的多個鰭片組。
[0009]在一個示例中，形成所述鰭片的工藝步驟包括:在所述半導體襯底上形成硬掩膜層；圖案化所述硬掩膜層，形成用于蝕刻所述半導體襯底以在其上形成所述鰭片的多個彼此隔離的掩膜；蝕刻所述半導體襯底以在其上形成所述鰭片。
[0010]在一個示例中，采用自對準雙圖案工藝實施所述圖案化過程。
[0011 ] 在一個示例中，所述硬掩膜層包括自下而上層疊的氧化物層和氮化硅層。
[0012]在一個示例中，采用現(xiàn)場蒸汽生成工藝形成所述襯墊氧化物層，采用原子層沉積工藝形成所述緩沖層，采用具有可流動性的化學氣相沉積工藝實施所述沉積。
[0013]在一個示例中，所述緩沖層為薄層多晶硅層。
[0014]在一個示例中，所述高溫退火的溫度為700°C -1000°C。
[0015]在一個示例中，實施所述硬掩膜層的去除包括:先采用濕法蝕刻去除所述硬掩膜層中的氮化硅層；再采用SiCoNi蝕刻去除所述硬掩膜層中的氧化物層。
[0016]在一個示例中，采用SiCoNi蝕刻去除部分所述隔離材料層。
[0017]在一個實施例中，本發(fā)明還提供一種采用上述方法制造的FinFET器件。
[0018]在一個實施例中，本發(fā)明還提供一種電子裝置，所述電子裝置包括所述FinFET器件。
[0019]根據(jù)本發(fā)明，通過形成覆蓋所述襯墊氧化物層的緩沖層，以避免后續(xù)實施的工藝對所述鰭片的高度和特征尺寸造成損失。
【附圖說明】
[0020]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0021]附圖中:
[0022]圖1A-圖1H為根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0023]圖2為根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟的流程圖。
【具體實施方式】
[0024]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0025]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟，以便闡釋本發(fā)明提出的FinFET器件及其制造方法、電子裝置。顯然，本發(fā)明的施行并不限定于半導體領域的技術人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0026]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0027][示例性實施例一]
[0028]參照圖1A-圖1H，其中示出了根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖。
[0029]首先，如圖1A所示，提供半導體襯底100，半導體襯底100的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅等。作為示例，在一個實施例中，半導體襯底100選用單晶硅材料構成。
[0030]在半導體襯底100上形成有多個鰭片100’，鰭片100’的寬度全部相同，或者鰭片100’分為具有不同寬度的多個鰭片組。形成鰭片100’的工藝步驟包括:在半導體襯底100上形成硬掩膜層，形成所述硬掩膜層可以采用本領域技術人員所熟習的各種適宜的工藝，例如化學氣相沉積工藝，所述硬掩膜層可以為自下而上層疊的氧化物層101和氮化硅層102 ；圖案化所述硬掩膜層，形成用于蝕刻半導體襯底100以在其上形成鰭片100’的多個彼此隔離的掩膜，在一個實施例中，采用自對準雙圖案(SADP)工藝實施所述圖案化過程；蝕刻半導體襯底100以在其上形成鰭片100’。
[0031]接著，如圖1B所示，形成襯墊氧化物層103，以覆蓋半導體襯底100的表面、鰭片100’的側壁以及所述硬掩膜層的側壁和頂部。在一個實施例中，采用現(xiàn)場蒸汽生成工藝(ISSG)形成襯墊氧化物層103。
[0032]接著，如圖1C所示，形成覆蓋襯墊氧化物層103的緩沖層104，以避免后續(xù)實施的工藝對鰭片100’的高度和特征尺寸造成損失。在一個實施例中，采用原子層沉積工藝(ALD)形成緩沖層104，緩沖層104優(yōu)選為薄層多晶硅層。
[0033]接著，如圖1D所示，沉積隔離材料層105，以完全填充鰭片100’之間的間隙。在一個實施例中，采用具有可流動性的化學氣相沉積工藝(FCVD)實施所述沉積。隔離材料層105的材料優(yōu)選氧化物，例如HARP。
[0034]接著，如圖1E所示，實施高溫退火，以使隔離材料層105致密化。在實施高溫退火的過程中，緩沖層104發(fā)生氧化轉變?yōu)橐r墊氧化物層103，從而保護鰭片100’的表面不產(chǎn)生氧化，避免引起鰭片100’的高度和特征尺寸的損失。在一個示例中，所述高溫退火的溫度為 7000C -1OOO0Cc,
[0035]接著，如圖1F所示，執(zhí)行化學機械研磨，直至露出所述硬掩膜層的頂部。
[0036]接著，如圖1G所示，去除所述硬掩膜層中的氮化硅層102。在一個實施例中，采用濕法蝕刻去除氮化硅層102，所述濕法蝕刻的腐蝕液為稀釋的氫氟酸。
[0037]接著，如圖1H所示，去除所述硬掩膜層中的氧化物層101和部分隔離材料層105，以露出鰭片100’的部分，進而形成具有特定高度的鰭片100’。在一個實施例中，采用SiCoNi蝕刻實施所述去除，所述SiCoNi蝕刻的蝕刻氣體主要有NH3和NF3。
[0038]至此，完成了根據(jù)本發(fā)明示例性實施例一的方法實施的工藝步驟。根據(jù)本發(fā)明，形成覆蓋襯墊氧化物層103的緩沖層104，可以避免后續(xù)實施的工藝對鰭片100’的高度和特征尺寸造成損失。
[0039]參照圖