一種制作半導體器件的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體制造工藝，尤其涉及一種在后高K/金屬柵極(high-k andmetal gate last)技術(shù)中制作半導體器件的方法。
【背景技術(shù)】
[0002]集成電路(IC)尤其是超大規(guī)模集成電路中的主要器件是金屬氧化物半導體場效應(yīng)晶體管(MOS)，隨著半導體集成電路工業(yè)技術(shù)日益的成熟，超大規(guī)模的集成電路的迅速發(fā)展，具有更高性能和更強功能的集成電路要求更大的元件密度，而且各個部件、元件之間或各個元件自身的尺寸、大小和空間也需要進一步縮小。對于具有更先進的技術(shù)節(jié)點的CMOS而言，后高K/金屬柵極(high-k and metal gate last)技術(shù)已經(jīng)廣泛地應(yīng)用于CMOS器件中，以避免高溫處理工藝對器件的損傷。
[0003]隨著半導體器件尺寸的縮小，柵極孔距尺寸也隨之縮小。同時，接觸孔到柵極邊緣的距離很小，這將引起接觸孔和柵極之間很容易連接起來。為了避免該問題的發(fā)生，采用金屬柵極硬掩膜層來增大接觸孔至柵極的距離，但是，該方法又引起另一個問題，在較小開口溝槽中硬掩膜層只能填充該溝槽的邊緣。
[0004]因此，需要一種新的制作半導體器件的方法，以提高硬掩膜層的填充能力。
【發(fā)明內(nèi)容】
[0005]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。
[0006]為了解決現(xiàn)有技術(shù)中存在的問題，本發(fā)明提出了一種制作半導體器件的方法，包括:提供具有第一區(qū)域和第二區(qū)域的半導體襯底，所述第一區(qū)域和所述第二區(qū)域均包括虛擬柵極以及位于所述虛擬柵極兩側(cè)的柵極間隙壁；去除所述第一區(qū)域中的虛擬柵極和所述第二區(qū)域中的虛擬柵極，以在所述第一區(qū)域中形成第一溝槽，在所述第二區(qū)域中形成第二溝槽；在所述第一溝槽和所述第二溝槽的底部及側(cè)壁上依次沉積形成高K介電層、覆蓋層、阻擋層和P型功函數(shù)金屬層；在所述P型功函數(shù)金屬層上形成犧牲層；回刻蝕去除部分的位于所述第一溝槽和所述第二溝槽頂部附近的所述犧牲層和所述P型功函數(shù)金屬層，以露出部分所述阻擋層；去除位于第二溝槽中的所述犧牲層和所述P型功函數(shù)金屬層以露出所述阻擋層；去除位于所述第一溝槽中的所述犧牲層，以露出所述P型功函數(shù)金屬層；在露出的所述第一溝槽和第二溝槽的底部和側(cè)壁上依次沉積形成N型功函數(shù)金屬層和金屬電極層；執(zhí)行平坦化工藝，以露出所述柵極間隙壁；回刻蝕去除位于所述第一溝槽和所述第二溝槽頂部附近的所述金屬電極層、所述N型功函數(shù)金屬層、所述P型功函數(shù)金屬層、所述阻擋層、所述覆蓋層；回蝕刻去除位于所述第一溝槽和所述第二溝槽頂部附近的所述高K介電層和所述柵極間隙壁，以形成第三溝槽和第四溝槽；在所述半導體襯底上沉積形成硬掩膜層，以填充所述第三溝槽和所述第四溝槽。
[0007]本發(fā)明還提出了另一種制作半導體器件的方法，包括:提供具有第一區(qū)域和第二區(qū)域的半導體襯底，所述第一區(qū)域和所述第二區(qū)域均包括虛擬柵極以及位于所述虛擬柵極兩側(cè)的柵極間隙壁；去除所述第一區(qū)域中的虛擬柵極和所述第二區(qū)域中的虛擬柵極，以在所述第一區(qū)域中形成第一溝槽，在所述第二區(qū)域中形成第二溝槽；在所述第一溝槽和所述第二溝槽的底部及側(cè)壁上依次沉積形成高K介電層、覆蓋層、阻擋層和P型功函數(shù)金屬層；在所述P型功函數(shù)金屬層上形成第一犧牲層；回刻蝕去除部分的位于所述第一溝槽和所述第二溝槽頂部附近的所述第一犧牲層和所述P型功函數(shù)金屬層，以露出部分所述阻擋層；去除位于第二溝槽中的所述第一犧牲層和所述P型功函數(shù)金屬層以露出所述阻擋層；去除位于所述第一溝槽中的所述第一犧牲層，以露出所述P型功函數(shù)金屬層；在露出的所述第一溝槽和第二溝槽的底部和側(cè)壁上依次沉積形成N型功函數(shù)金屬層和金屬電極層；執(zhí)行平坦化工藝，以露出所述柵極間隙壁；回刻蝕去除位于所述第一溝槽和所述第二溝槽頂部附近的所述金屬電極層、所述N型功函數(shù)金屬層、所述P型功函數(shù)金屬層、所述阻擋層、所述覆蓋層；在所述半導體襯底上形成第二犧牲層；回刻蝕去除部分的所述第二犧牲層，剩余的所述第二犧牲層低于所述柵極間隙壁的頂部；回刻蝕去除位于所述第一溝槽和所述第二溝槽頂部附近的所述高K介電層和所述柵極間隙壁，刻蝕后的所述高K介電層和所述柵極間隙壁的頂部與剩余的所述第二犧牲層的頂部齊平；去除剩余的所述第二犧牲層，以形成第三溝槽和第四溝槽；在所述半導體襯底上沉積形成硬掩膜層，以填充所述第三溝槽和所述第四溝槽。
[0008]示例性地，還包括在沉積形成所述硬掩膜層之后執(zhí)行平坦化工藝的步驟。
[0009]示例性地，所述第一區(qū)域為PMOS區(qū)域，所述第二區(qū)域為NMOS區(qū)域。
[0010]示例性地，所述硬掩膜層的材料為SiN、S1N, S1CN或者S1BN，采用CVD法形成所述硬掩膜層。
[0011]示例性地，所述犧牲層的材料為底部抗反射涂層。
[0012]示例性地，所述第一犧牲層的材料為底部抗反射涂層，所述第二犧牲層的材料為底部抗反射涂層。
[0013]示例性地，采用化學機械研磨或者回刻蝕執(zhí)行所述平坦化步驟。
[0014]示例性地，采用干法刻蝕或者濕法刻蝕執(zhí)行回刻蝕所述金屬電極層、所述N型功函數(shù)金屬層、所述P型功函數(shù)金屬層、所述阻擋層、所述覆蓋層的步驟。
[0015]示例性地，采用干法刻蝕或者濕法刻蝕或者干-濕混合刻蝕執(zhí)行回刻蝕所述高K介電層和所述柵極間隙壁的步驟。
[0016]綜上所述，根據(jù)本發(fā)明的制作方法，提高了硬掩膜層的填充能力，進一步，提高了半導體器件的性能和良品率。
【附圖說明】
[0017]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。在附圖中，
[0018]圖1A-1H為一種制作具有后HK/后MG結(jié)構(gòu)的半導體器件的剖面結(jié)構(gòu)示意圖；
[0019]圖2A-2H為根據(jù)本發(fā)明一個實施方式制作具有后HK/后MG結(jié)構(gòu)的半導體器件相關(guān)步驟所獲得的器件的剖面結(jié)構(gòu)示意圖；
[0020]圖3為根據(jù)本發(fā)明一個實施方式制作具有后HK/后MG結(jié)構(gòu)的半導體器件的工藝流程圖；
[0021]圖4A-4K為根據(jù)本發(fā)明另一個實施方式制作具有后HK/后MG結(jié)構(gòu)的半導體器件相關(guān)步驟所獲得的器件的剖面結(jié)構(gòu)示意圖；
[0022]圖5為根據(jù)本發(fā)明另一個實施方式制作具有后HK/后MG結(jié)構(gòu)的半導體器件的工藝流程圖。
【具體實施方式】
[0023]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員來說顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。
[0024]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的描述，以說明本發(fā)明的方法。顯然，本發(fā)明的施行并不限于半導體領(lǐng)域的技術(shù)人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0025]應(yīng)予以注意的是，這里所使用的術(shù)語僅是為了描述具體實施例，而非意圖限制根據(jù)本發(fā)明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當理解的是，當在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0026]現(xiàn)在，將參照附圖更詳細地描述根據(jù)本發(fā)明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應(yīng)當被解釋為只限于這里所闡述的實施例。應(yīng)當理解的是，提供這些實施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實施例的構(gòu)思充分傳達給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標記表示相同的元件，因而將省略對它們的描述。
[0027]圖1A-1H，為一種制作具有后HK/后MG結(jié)構(gòu)的半導體器件的剖面結(jié)構(gòu)示意圖。
[0028]如IA所示，采用刻蝕工藝去除位于半導體襯底100上NMOS區(qū)域和PMOS區(qū)域中的虛擬柵極和柵極介電層保留位于虛擬柵極結(jié)構(gòu)兩側(cè)的間隙壁101，以形成金屬柵極溝槽，在金屬柵極溝槽中沉積形成高K介電層102、覆蓋層103、阻擋層104和PMOS功函數(shù)金屬層