基于SOI的應(yīng)變Ge溝道倒梯形柵CMOS集成器件及制備方法
【專利說明】基于SOI的應(yīng)變Ge溝道倒梯形柵CMOS集成器件及制備方法
[0001]
技術(shù)領(lǐng)域
[0002]本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種基于SOI的應(yīng)變Ge溝道倒梯形柵CMOS集成器件及制備方法。
[0003]
【背景技術(shù)】
[0004]自從20世紀(jì)60年代出現(xiàn)了硅集成電路后，一個通用的電子電路可以制作在面積很小的單晶硅片上，實現(xiàn)了電子電路的微小型化；隨著對集成電路需求的增長和研究工作的深入，又出現(xiàn)了單片集成系統(tǒng)和子系統(tǒng)，逐漸形成了研究在固體(主要在半導(dǎo)體)材料上構(gòu)成微小型化電子電路、系統(tǒng)及子系統(tǒng)的電子學(xué)分支學(xué)科，即微電子學(xué)。微電子學(xué)是在物理學(xué)、電子學(xué)、材料科學(xué)、計算機科學(xué)、集成電路設(shè)計制造學(xué)等多種學(xué)科和超凈、超純、超精細(xì)加工技術(shù)基礎(chǔ)上發(fā)展起來的一門新興學(xué)科，也是一門極為活躍的學(xué)科，正在不斷生長新的學(xué)科分支，構(gòu)成一系列新的學(xué)科群，是發(fā)展現(xiàn)代高新技術(shù)和國民經(jīng)濟現(xiàn)代化的重要基礎(chǔ)。微電子學(xué)主要研究半導(dǎo)體器件物理與固體物理，電子材料與固體電子器件，超大規(guī)模集成電路(ULSI)的設(shè)計與制造技術(shù)，微電子系統(tǒng)與微機械以及計算機輔助設(shè)計制造等。將光電子和微電子結(jié)合起來構(gòu)成了集成光電子學(xué)(OEIC);機械材料力學(xué)和微電子結(jié)合出現(xiàn)了微電子機械學(xué)(MEMS);進入納米領(lǐng)域后又新生長出量子電子學(xué)等等。這些新的學(xué)科分支及新的技術(shù)不僅有大量學(xué)術(shù)研究價值而且都具有廣闊的應(yīng)用前景，受到各國學(xué)術(shù)界、工業(yè)界的普遍重視，紛紛投入大量人力、物力發(fā)展新學(xué)科，開發(fā)新技術(shù)。微電子學(xué)的發(fā)展具有廣闊的前景。微電子學(xué)是21世紀(jì)電子科學(xué)技術(shù)與信息科學(xué)技術(shù)的先導(dǎo)和基礎(chǔ)。
[0005]對半導(dǎo)體產(chǎn)業(yè)發(fā)展產(chǎn)生巨大影響的“摩爾定律”之處:集成電路芯片上的晶體管數(shù)目，約每18個月翻一番，性能也翻一番。40多年來，世界半導(dǎo)體產(chǎn)業(yè)始終按照這條定律不斷地發(fā)展。但是，隨著器件特征尺寸的不斷減小，尤其是進入納米尺寸之后，微電子技術(shù)的發(fā)展越來越逼近材料、技術(shù)和器件的極限，面臨著巨大的挑戰(zhàn)。當(dāng)器件特征尺寸縮小到65nm以后，納米尺寸器件中的短溝效應(yīng)、強場效應(yīng)、量子效應(yīng)、寄生參量的影響，工藝參數(shù)誤差等問題對器件泄露電流、壓閾特性、開態(tài)/關(guān)態(tài)電流等性能的影響越來越突出，電路速度和功耗的矛盾也將更加嚴(yán)重。
[0006]為了解決上述問題，新材料、新技術(shù)和新工藝被應(yīng)用，但效果并不十分理想。比如:隧穿一.極管雖然電流開關(guān)比很尚，但制作成本尚，開態(tài)電流??；石墨稀材料載流子具有極尚的迀移率，但禁帶寬度過小的問題一直沒有很好的得以解決。FinFET器件可以有效減小泄露電流，但是工藝復(fù)雜且器件電學(xué)提升效果有限。因此，如何制作一種高性能的CMOS集成器件就變得及其重要。
[0007]

【發(fā)明內(nèi)容】

[0008]因此，為解決現(xiàn)有技術(shù)存在的技術(shù)缺陷和不足，本發(fā)明提出一種基于SOI的應(yīng)變Ge溝道倒梯形柵CMOS集成器件及制備方法。
[0009]具體地，本發(fā)明實施例提出的一種基于SOI的應(yīng)變Ge溝道倒梯形柵CMOS集成器件的制備方法，包括:
(a)選取SOI襯底;
(b)在所述SOI襯底上形成SiGe層，在所述SiGe層生長應(yīng)變Ge層和Si帽層以形成NMOS有源區(qū)和PMOS有源區(qū)；
(c)在所述NMOS有源區(qū)和所述PMOS有源區(qū)之間采用刻蝕工藝形成隔離溝槽；
(d)在所述NMOS有源區(qū)表面光刻形成NMOS柵極區(qū)圖形，利用粒子束刻蝕工藝在所述NMOS有源區(qū)形成第一雙梯形凹槽；在所述PMOS有源區(qū)表面光刻形成PMOS柵極區(qū)圖形，利用粒子束刻蝕工藝在所述PMOS有源區(qū)形成第二雙梯形凹槽；
(e)在所述NMOS有源區(qū)和所述PMOS有源區(qū)表面分別形成NMOS柵介質(zhì)材料和PMOS柵介質(zhì)材料；
(f)刻蝕所述PMOS有源區(qū)表面指定位置處的所述柵介質(zhì)材料，并向所述PMOS有源區(qū)注入P型離子形成PMOS源漏區(qū)，刻蝕所述NMOS有源區(qū)表面指定位置處的所述柵介質(zhì)材料，并向所述NMOS有源區(qū)注入N型離子形成NMOS源漏區(qū)；
(g)在所述第一雙梯形凹槽上方淀積金屬以形成NMOS柵極；在所述第二雙梯形凹槽上方淀積金屬以形成PMOS柵極；以及
(h)金屬化處理，并光刻漏極引線、源極引線和柵極引線，最終形成基于SOI的應(yīng)變Ge溝道倒梯形柵CMOS集成器件。
[0010]此外，本發(fā)明另一實施例提出的一種基于SOI的應(yīng)變Ge溝道倒梯形柵CMOS集成器件，由上述實施例的基于SOI的應(yīng)變Ge溝道倒梯形柵CMOS集成器件的制備方法制得。[0011 ] 綜上所述，本實施例的制備方法具有如下優(yōu)點:
1.本發(fā)明制備的CMOS器件使用了相同的溝道材料，降低了集成電路的制造成本和工藝難度；
2.梯形柵可以等效為無窮多個小臺階的堆積，根據(jù)電流集邊效應(yīng)，臺階處的電流密度會增大，從而降低了溝道處的電流密度，以使CMOS電路獲得較高的擊穿電壓；
3.由于柵極結(jié)構(gòu)不是平面結(jié)構(gòu)，柵電容不再是傳統(tǒng)的平板電容，增加了器件的柵控能力，增大CMOS電路在關(guān)態(tài)時的擊穿電壓，增加了 CMOS電路的可靠性；
4.本發(fā)明利用的溝道材料為應(yīng)變Ge材料，相對于傳統(tǒng)Si材料載流子迀移率提高了數(shù)倍，從而提高了 CMOS器件的電流驅(qū)動與頻率特性；
5.由于本發(fā)明所提出的工藝方法與現(xiàn)有Si集成電路加工工藝兼容，因此，可以在不用追加任何資金和設(shè)備投入的情況下，制備出應(yīng)變Si溝道CMOS器件與集成電路，可實現(xiàn)了國內(nèi)集成電路加工能力的大幅提升。
[0012]通過以下參考附圖的詳細(xì)說明，本發(fā)明的其它方面和特征變得明顯。但是應(yīng)當(dāng)知道，該附圖僅僅為解釋的目的設(shè)計，而不是作為本發(fā)明的范圍的限定，這是因為其應(yīng)當(dāng)參考附加的權(quán)利要求。還應(yīng)當(dāng)知道，除非另外指出，不必要依比例繪制附圖，它們僅僅力圖概念地說明此處描述的結(jié)構(gòu)和流程。
[0013]
【附圖說明】
[0014]下面將結(jié)合附圖，對本發(fā)明的【具體實施方式】進行詳細(xì)的說明。
[0015]圖1為本發(fā)明實施例的一種基于SOI的應(yīng)變Ge溝道倒梯形柵CMOS集成器件的制備方法流程圖；
圖2a-圖2v為本發(fā)明實施例的一種基于SOI的應(yīng)變Ge溝道倒梯形柵CMOS集成器件的制備方法示意圖；以及
圖3為本發(fā)明實施例的一種基于SOI的應(yīng)變Ge溝道倒梯形柵CMOS集成器件的器件結(jié)構(gòu)示意圖。
[0016]
【具體實施方式】
[0017]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的【具體實施方式】做詳細(xì)的說明。
[0018]實施例一
請參加圖1，圖1為本發(fā)明實施例的一種基于SOI的應(yīng)變Ge溝道倒梯形柵CMOS集成器件的制備方法流程圖，該制備方法包括如下步驟:
(a)選取SOI襯底;
(b)在SOI襯底上形成SiGe層，在SiGe層生長應(yīng)變Ge層和Si帽層以形成NMOS有源區(qū)和PMOS有源區(qū)；
(c)在NMOS有源區(qū)和PMOS有源區(qū)之間采用刻蝕工藝形成隔離溝槽；
(d)在NMOS有源區(qū)表面光刻形成NMOS柵極區(qū)圖形，利用粒子束刻蝕工藝在NMOS有源區(qū)形成第一雙梯形凹槽；在PMOS有源區(qū)表面光刻形成PMOS柵極區(qū)圖形，利用粒子束刻蝕工藝在PMOS有源區(qū)形成第二雙梯形凹槽；
(e)在NMOS有源區(qū)和PMOS有源區(qū)表面分別形成NMOS柵介質(zhì)材料和PMOS柵介質(zhì)材料；
(f)刻蝕PMOS有源區(qū)表面指定位置處的柵介質(zhì)材料，并向PMOS有源區(qū)注入P型離子形成PMOS源漏區(qū)，刻蝕NMO