電擊穿測試結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種電擊穿測試結(jié)構(gòu)。
【背景技術(shù)】
[0002]隨著摩爾定律的推進(jìn)，集成電路尺寸不斷在減小，電路中柵極和第一層金屬導(dǎo)線層間絕緣介質(zhì)(Inter Layer Dielectrics,簡稱:ILD)的厚度也越來越薄，層間絕緣介質(zhì)的電擊穿變得更容易發(fā)生。常規(guī)的層間絕緣介質(zhì)測試結(jié)構(gòu)一般包含上下層金屬導(dǎo)線和層間絕緣介質(zhì)，僅適用于上下層金屬導(dǎo)線的層間介質(zhì)的性能評估，其結(jié)構(gòu)如圖1所示。
[0003]圖1中，下層金屬導(dǎo)線層為12，上層金屬導(dǎo)線層為13，兩層金屬導(dǎo)線層分別連接下層金屬襯墊11和上層金屬襯墊11’ ；a和b分別表示上層、下層金屬導(dǎo)線同層之間的距離，電應(yīng)力通過金屬襯墊施加到層間絕緣介質(zhì)上進(jìn)行測試；c和d分別表示上層、下層金屬導(dǎo)線的寬度。設(shè)計時要求他們能夠同時滿足設(shè)計規(guī)范(Design Rule)。圖2為圖1中A處的局部放大剖面圖，絕緣介質(zhì)層為15。上述設(shè)計可用于金屬導(dǎo)線層間絕緣介質(zhì)的電擊穿測試(charge to breakdown,簡稱:Vbd 或 Qbd)和經(jīng)時擊穿測試(Time Dependent DielectricBreakdown,簡稱:TDDB)等,但該結(jié)構(gòu)不包含柵極，不能用于柵極和第一層金屬導(dǎo)線層間介質(zhì)的可靠性評估。
[0004]中國專利(CN 102820241A)公開了一種氧化物介質(zhì)層經(jīng)時絕緣擊穿可靠性測試方法，根據(jù)該發(fā)明的氧化物介質(zhì)層經(jīng)時絕緣擊穿可靠性測試方法包括:在多個測試期期間，對測試結(jié)構(gòu)施加應(yīng)力加速電壓，并且測試氧化物介質(zhì)的漏電流監(jiān)測值；以及在多個注入期期間，不對測試結(jié)構(gòu)施加應(yīng)力加速電壓，而是向待測試的氧化物介質(zhì)層注入應(yīng)力加速電流；其中，所述多個測試期與多個注入期相互交錯。在所述多個測試期期間對測試結(jié)構(gòu)施加的應(yīng)力加速電壓在各自的測試期內(nèi)保持恒定，并且之前的測試期期間對測試結(jié)構(gòu)施加的應(yīng)力加速電壓小于后續(xù)的測試期期間對測試結(jié)構(gòu)施加的應(yīng)力加速電壓。該發(fā)明提供了一種更精確的氧化物介質(zhì)層經(jīng)時絕緣擊穿可靠性測試方法。
[0005]中國專利(CN 103594453A)公開了一種集成電路中介質(zhì)擊穿可靠性分析的測試結(jié)構(gòu)，該測試結(jié)構(gòu)包括:下層金屬線結(jié)構(gòu)，包括間隔排布的第一金屬線結(jié)構(gòu)和第二金屬線結(jié)構(gòu)；上層金屬線結(jié)構(gòu)；通孔結(jié)構(gòu)及電介質(zhì)。該發(fā)明還揭示了該測試結(jié)構(gòu)的測試方法，包括:提供一襯底，根據(jù)所述的測試結(jié)構(gòu)在所述襯底上形成實際待測結(jié)構(gòu)；測量所述實際待測結(jié)構(gòu)中下層金屬線結(jié)構(gòu)的相鄰金屬線之間的介質(zhì)擊穿可靠性、所述實際待測結(jié)構(gòu)中上層金屬線結(jié)構(gòu)和下層金屬線結(jié)構(gòu)之間的介質(zhì)擊穿可靠性、所述實際待測結(jié)構(gòu)中通孔與相鄰第二金屬線結(jié)構(gòu)之間的介質(zhì)擊穿可靠性。本發(fā)明的測試結(jié)構(gòu)，能準(zhǔn)確評估實際電路中電介質(zhì)耐電壓能力需要評估的地方，從而保證互連線可靠性分析的準(zhǔn)確性。
[0006]上述兩項專利主要公開了有效地金屬層間氧化物介質(zhì)層經(jīng)時絕緣擊穿可靠性測試方法，但并未涉及到在柵極與金屬與第一導(dǎo)線層之間的電擊穿測試結(jié)構(gòu)。

【發(fā)明內(nèi)容】

[0007]鑒于上述問題，本發(fā)明提供一種電擊穿測試結(jié)構(gòu)。
[0008]本發(fā)明解決技術(shù)問題所采用的技術(shù)方案為:
[0009]柵極層；
[0010]金屬層，位于所述柵極層的上方；
[0011]層間介電質(zhì)層，位于所述柵極層和所述金屬層之間；
[0012]其中，所述金屬層包括相互獨立的第一金屬區(qū)域和第二金屬區(qū)域，所述第一金屬區(qū)域通過若干位于所述層間介電質(zhì)層中的接觸孔與位于其下方的所述柵極層連接，且所述第一金屬區(qū)域與所述第二金屬區(qū)域分別與兩個金屬襯墊連接。
[0013]所述的測試結(jié)構(gòu)，其中，所述柵極層為若干在平面內(nèi)呈梳齒狀分布的柵極，所述第二金屬區(qū)域為若干在平面內(nèi)呈梳齒狀分布的金屬線，且若干呈梳齒狀分布的柵極與所述若干呈梳齒狀分布的金屬線在豎直方向上對應(yīng)重合。
[0014]所述的測試結(jié)構(gòu)，其中，所述柵極層為若干在平面內(nèi)呈梳齒狀分布的柵極，所述第二金屬區(qū)域為若干在平面內(nèi)呈蜿蜒曲折狀分布的金屬線，且若干呈梳齒狀分布的柵極與所述若干呈蜿蜒曲折狀分布的金屬線在豎直方向上對應(yīng)重合。
[0015]所述的測試結(jié)構(gòu)，相鄰兩個柵極之間的距離、相鄰兩個金屬線之間的距離和第一金屬區(qū)域與所述第二金屬區(qū)域的最小水平距離均滿足其各自的設(shè)計規(guī)范。
[0016]所述的測試結(jié)構(gòu)，所述柵極的最大長度為50微米。
[0017]所述的測試結(jié)構(gòu)，所述第一金屬區(qū)域與所述第二金屬區(qū)域的最小水平距離為相鄰兩個金屬線之間的距離的兩倍。
[0018]所述的測試結(jié)構(gòu)，其中，所述金屬層為第一層金屬層，且其上方還設(shè)置有若干層第一金屬區(qū)域和第二金屬區(qū)域，位于下方的第一金屬區(qū)域與其上方相鄰的第一金屬區(qū)域通過若干通孔連接，位于下方的第二金屬區(qū)域與其上方相鄰的第二金屬區(qū)域通過若干通孔連接。
[0019]所述的測試結(jié)構(gòu)，其中，所述柵極層的材質(zhì)為多晶硅或金屬。
[0020]上述技術(shù)方案具有如下優(yōu)點或有益效果:
[0021]通過本發(fā)明的新設(shè)計的測試結(jié)構(gòu)，利用設(shè)置接觸孔是第一金屬區(qū)域與柵極相連，使測試柵極與第一金屬區(qū)域之間的絕緣介質(zhì)層垂直方向的電學(xué)性能成為可能，并且，通過上述的接觸孔設(shè)計方案，使柵極能有效的與任意金屬層相互連接，結(jié)構(gòu)靈活。
【附圖說明】
[0022]參考所附附圖，以更加充分的描述本發(fā)明的實施例。然而，所附附圖僅用于說明和闡述，并不構(gòu)成對本發(fā)明范圍的限制。
[0023]圖1是現(xiàn)有技術(shù)中絕緣介質(zhì)層測試結(jié)構(gòu)設(shè)計的俯視結(jié)構(gòu)示意圖；
[0024]圖2是圖1中A處的局部放大剖面圖；
[0025]圖3是本發(fā)明方法實施例一中絕緣介質(zhì)層測試結(jié)構(gòu)設(shè)計的俯視結(jié)構(gòu)示意圖；
[0026]圖4是圖3中B處的局部放大剖面圖；
[0027]圖5是圖3中C處的局部放大剖面圖；
[0028]圖6是本發(fā)明方法實施例二中絕緣介質(zhì)層測試結(jié)構(gòu)設(shè)計的俯視結(jié)構(gòu)示意圖。
【具體實施方式】
[0029]本發(fā)明提供一種電擊穿測試結(jié)構(gòu)，可應(yīng)用于技術(shù)節(jié)點為90nm、65/55nm、45/40nm、32/28nm、大于等于130nm以及小于等于22nm的工藝中；可應(yīng)用于以下技術(shù)平臺中:Logic、Memory、RF、HV、Analog/Power、MEMS、CIS、Flash 以及 eFlash。
[0030]本發(fā)明的核心思想是通過設(shè)置互不連接的第二金屬區(qū)域和第一金屬區(qū)域，然后利用接觸孔將第一金屬區(qū)域和柵極層連接，在測試過程中，將上述結(jié)構(gòu)視為一個平板電容，其中柵極層為電容的下極板，第二金屬區(qū)域為電容的上極板。電壓、電流通過金屬襯墊分別施加到柵極和第二金屬區(qū)域上，在二者之間的層間介電質(zhì)層上形成電應(yīng)力，實現(xiàn)對層間介電質(zhì)層垂直方向的特性測試。
[0031 ] 下面結(jié)合附圖對本發(fā)明方法進(jìn)行詳細(xì)說明。
[0032]實施例一:
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