型接觸區(qū)域7之間形成有雜質(zhì)濃度高于ρ-型基極區(qū)域2的ρ+型區(qū)域8。因此，即使在第一方向上相鄰的η+型發(fā)射極區(qū)域6與ρ++型接觸區(qū)域7的間隔W12因工藝偏差而變得比設計值大，該熱處理中，η+型發(fā)射極區(qū)域6下端的第一方向的寬度W4也幾乎不會變化。此外，將在第一方向上相鄰的η+型發(fā)射極區(qū)域6與ρ++型接觸區(qū)域7在掩膜上的間隔W11設定在上述范圍內(nèi)來形成η+型發(fā)射極區(qū)域6以及ρ++型接觸區(qū)域7。因此，即使在第一方向上相鄰的η+型發(fā)射極區(qū)域6與ρ++型接觸區(qū)域7的間隔W12因工藝偏差而比設計值小，也能防止因該熱處理引起的Ρ++型接觸區(qū)域7向溝道部的回流。
[0054]通過到上述為止的工序，在夾在相鄰的溝槽3之間的各臺面部上分別形成了由η+型發(fā)射極區(qū)域6與ρ++型接觸區(qū)域7在第一方向上交替重復而成的單位單元。此外，殘留有以覆蓋η+型發(fā)射極區(qū)域6與ρ++型接觸區(qū)域7的接合界面下側(cè)的端部的方式與η+型發(fā)射極區(qū)域6以及p++型接觸區(qū)域7相接的p+型區(qū)域8。之后，利用一般的方法，在基板表面?zhèn)刃纬蓪娱g絕緣膜、發(fā)射極電極、以及鈍化模等，并在基板背面?zhèn)刃纬蒔+型集電極層以及集電極，從而完成圖1?4所示的槽柵型IGBT。
[0055]如上所述，根據(jù)實施方式1，通過在第一方向上相鄰的n+型發(fā)射極區(qū)域與p++型接觸區(qū)域之間形成雜質(zhì)濃度高于P-型基極區(qū)域、且低于P++型接觸區(qū)域的P+型區(qū)域，從而能防止Π+型發(fā)射極區(qū)域下端的第一方向的寬度因熱處理而變大。因此，能防止破壞耐量(短路耐量、閂鎖耐量)降低。此外，根據(jù)實施方式1，通過將在第一方向上相鄰的n+型發(fā)射極區(qū)域和p++型接觸區(qū)域在掩膜上的間隔設定在上述范圍內(nèi)，從而能防止p++型接觸區(qū)域向溝槽部的回流。因此，n+發(fā)射極區(qū)域的第一方向的寬度不會變窄。由此，能防止閾值電壓以及導通電壓上升。
[0056]此外，根據(jù)實施方式1，通過在不使用抗蝕劑掩膜的情況下對臺面部的整個面進行P型雜質(zhì)的第二離子注入，從而即使在第一方向上相鄰的Π+型發(fā)射極區(qū)域間的間隔因工藝偏差而產(chǎn)生偏差，也能在P-型基極區(qū)域的、在第一方向上相鄰的n+型發(fā)射極區(qū)域之間所夾的整個部分上可靠地形成雜質(zhì)濃度高于P-型基極區(qū)域的P+型區(qū)域。因此，根據(jù)實施方式1，即使在以狹小的間距配置多個溝槽來實現(xiàn)精細化的情況下，也能以一定間隔在第一方向上重復配置n+型發(fā)射極區(qū)域和p++型接觸區(qū)域，而不受工藝偏差的影響。因此，即使產(chǎn)生工藝偏差，也能維持導通電壓與開關損耗的良好的權衡關系，并能防止閾值電壓以及導通電壓上升，并能防止破壞耐量降低。
[0057](實施方式2)
下面對實施方式2的半導體裝置的結(jié)構(gòu)進行說明。圖10是表示實施方式2的半導體裝置的槽柵結(jié)構(gòu)的主要部分的剖視圖。圖10表示圖1的切割線C-C’處的剖面結(jié)構(gòu)。槽柵結(jié)構(gòu)的平面布局、通過溝槽3和p++型接觸區(qū)域7的剖面結(jié)構(gòu)(圖1的切斷線A-A’)、以及通過溝槽3和n+型發(fā)射極區(qū)域6的剖面結(jié)構(gòu)(圖1的切斷線B-B’)與實施方式1相同(參照圖1?3)。實施方式2的半導體裝置與實施方式1的半導體裝置的不同點在于，使覆蓋n+型發(fā)射極區(qū)域6與p++型接觸區(qū)域7的接合界面下側(cè)的端部的p+型區(qū)域28的深度大于n+型發(fā)射極區(qū)域6的深度，并小于p++型接觸區(qū)域7的深度。
[0058]實施方式2中，通過進行用于形成p+型區(qū)域28的第2離子注入，來形成深度比n+型發(fā)射極區(qū)域6的深度要深的p+型區(qū)域28即可。圖11?圖13是表示實施方式2所涉及的半導體裝置的制造過程中的狀態(tài)的剖視圖。具體而言，首先，與實施方式1同樣，依次進行從形成P-型基極區(qū)域2到形成n+型發(fā)射極區(qū)域6為止的工序(參照圖5、6)。接著，如圖11所示，在基板表面形成使與P++型接觸區(qū)域7的形成區(qū)域相對應的部分開口的抗蝕劑掩膜(第二掩膜)31。在第一方向上相鄰的n+型發(fā)射極區(qū)域6與p++型接觸區(qū)域7在掩膜上的間隔(即，抗蝕劑掩膜31的光刻掩膜圖案的開口部與抗蝕劑掩膜11的光刻掩膜圖案的開口部的間隔)W11的優(yōu)選范圍與實施方式1同樣。
[0059]接著，將該用于形成p++型接觸區(qū)域7的抗蝕劑掩膜31作為掩膜來進行用于形成P+型區(qū)域28的ρ型雜質(zhì)的第二離子注入32。圖11中，ρ-型基極區(qū)域2的表面附近的虛線表示通過第二離子注入32注入的ρ型雜質(zhì)。在該第二離子注入32中，使用后述的與用于形成P++型接觸區(qū)域7的第三離子注入33所使用的摻雜物相比、對硅(Si)的擴散系數(shù)更高的摻雜物。通過使用用于形成P++型接觸區(qū)域7的抗蝕劑掩膜31并使用對硅的擴散系數(shù)比第三離子注入33所使用的摻雜物要高的摻雜物，從而能使p+型區(qū)域28的第一方向的寬度大于在之后的工序中形成的P++型接觸區(qū)域7的第一方向的寬度。p+型區(qū)域28的擴散深度通過使第二離子注入32的加速電壓低于第三離子注入33的加速電壓來調(diào)整即可。
[0060]通過該第二離子注入32，從而如圖12所示，在第一方向上相鄰的n+型發(fā)射極區(qū)域6之間形成深度比n+型發(fā)射極區(qū)域6的深度要深、且比在之后的工序中形成的p++型接觸區(qū)域7的深度要淺的p+型區(qū)域28。關于第二離子注入32的摻雜物，選擇在后述的熱處理中、能使P+型區(qū)域28擴散到p+型區(qū)域28的第一方向的兩端與n+型發(fā)射極區(qū)域6相接的位置為止的摻雜物。在采用例如硼作為用于形成P++型接觸區(qū)域7的第三離子注入33所使用的摻雜物的情況下，例如可以采用鋁(A1)來作為用于形成p+型區(qū)域28的第二離子注入32所使用的摻雜物。此外，其它雜質(zhì)的擴散系數(shù)例如按銦<硼<鎵<鋁的順序變高。因此，只要滿足第三離子注入33所使用的摻雜物與第二離子注入32所使用的摻雜物的上述擴散系數(shù)的關系即可，也可以使用其它雜質(zhì)來作為摻雜物。此外，第二離子注入32如上所述，在利用抗蝕劑掩膜31覆蓋n+型發(fā)射極區(qū)域6的狀態(tài)下進行。因此，即使p+型區(qū)域28的深度比Π+型發(fā)射極區(qū)域6的深度深，也不會在ρ-型基極區(qū)域2的、夾在n+型發(fā)射極區(qū)域6與η-型漂移層1之間的部分形成ρ+型區(qū)域28。
[0061]接著，將形成ρ+型區(qū)域28所使用的同一抗蝕劑掩膜31作為掩膜進行用于形成Ρ++型接觸區(qū)域7的例如硼等ρ型雜質(zhì)的第三離子注入33。在第一方向上相鄰的η+型發(fā)射極區(qū)域6與ρ++型接觸區(qū)域7在掩膜上的間隔W11的優(yōu)選范圍與實施方式1相同。圖12中，Ρ+型區(qū)域28的表面附近的虛線(比圖11粗的虛線)表示通過第三離子注入33注入的Ρ型雜質(zhì)。通過該第三離子注入33，從而如圖13所示，在ρ+型區(qū)域28的內(nèi)部形成在深度方向上貫穿Ρ+型區(qū)域28并到達ρ-型基極區(qū)域2的ρ++型接觸區(qū)域7。
[0062]在第三離子注入33之后，在第一方向上相鄰的η+型發(fā)射極區(qū)域6與ρ++型接觸區(qū)域7的間隔W12與實施方式1相同。此外，通過使用同一抗蝕劑掩膜31來形成ρ+型區(qū)域28和ρ++型接觸區(qū)域7，從而能在ρ+型區(qū)域28的第一方向的中央部形成ρ++型接觸區(qū)域7，而不受工藝偏差的影響。此外，通過使用同一抗蝕劑掩膜31來形成ρ+型區(qū)域28以及Ρ++型接觸區(qū)域7，從而能簡化制造工序。之后，將抗蝕劑掩膜去除，與實施方式1同樣地依次進行熱處理(熱擴散)之后的工序，從而完成圖1、2、3、10所示的槽柵型IGBT。
[0063]如上所說明的那樣，根據(jù)實施方式2，能獲得與實施方式1相同的效果。此外，根據(jù)實施方式2，通過使ρ+型區(qū)域的深度比η+型發(fā)射極區(qū)域的深度深，從而能進一步增大ρ++型接觸區(qū)域的第一方向的端部的曲率，能使在η+型發(fā)射極區(qū)域與Ρ++型接觸區(qū)域的接合界面下側(cè)的端部上產(chǎn)生的凹凸部更接近于平坦。由此，能使η+型發(fā)射極區(qū)域與ρ++型接觸區(qū)域的接合界面下側(cè)的端部附近的電場集中進一步緩和。
[0064](實施方式3)
下面對實施方式3的半導體裝置的結(jié)構(gòu)進行說明。圖14是表示實施方式3的半導體裝置的槽柵結(jié)構(gòu)的主要部分的立體圖。實施方式3的半導體裝置與實施方式1的半導體裝置的不同點在于，在夾在相鄰的溝槽3之間的ρ-型基極區(qū)域2上配置有設置η+型發(fā)射極區(qū)域6而成為單位單元結(jié)構(gòu)的臺面部、以及不設置η+型發(fā)射極區(qū)域6而成為ρ-型浮置區(qū)域42的臺面部。具體而言，在與溝槽3呈條狀延伸的第一方向正交的第二方向上交替重復配置有采用由η+型發(fā)射極區(qū)域6和ρ++型接觸區(qū)域7構(gòu)成的單位單元的臺面部、以及成為發(fā)射極電位的P-型浮置區(qū)域42的臺面部。
[0065]在實施方式3中，不僅在設置有n+型發(fā)射極區(qū)域6以及p++型接觸區(qū)域7的ρ-型基極區(qū)域2的內(nèi)部，還在ρ-型浮置區(qū)域42的內(nèi)部設有ρ+型區(qū)域8。ρ-型浮置區(qū)域42內(nèi)部的Ρ+型區(qū)域8的形成使用掩膜，并選擇性地進行離子注入，因此具有交替重復配置有ρ-型浮置區(qū)域42和ρ+型區(qū)域8的平面布局。ρ-型浮置區(qū)域42中未設置η+型發(fā)射極區(qū)域6和Ρ++型接觸區(qū)域7。因此，ρ+型區(qū)域8在ρ-型浮置區(qū)域42的、η-型漂移層1側(cè)的相反側(cè)的表面露出。
[0066]形成在ρ-型浮置區(qū)域42上的ρ+型區(qū)域8經(jīng)由貫穿層間絕緣膜(未圖示)的接觸孔40與發(fā)射極電極(未圖示)電導通。接觸孔40可以是呈矩陣狀地配置有矩形、圓形的平面圖案的平面布局。通過如上述那樣在ρ-型浮置區(qū)域42上形成ρ+型區(qū)域8，從而能降低開關損耗EofT。實施方式3的槽柵結(jié)構(gòu)對于例如耐壓為1200V等級的IGBT是有用的。此外，也可以將實施方式3應用于實施方式2來對p+型區(qū)域8的深度進行各種調(diào)整。
[0067]如上所說明的那樣，根據(jù)實施方式3，能獲得與實施方式1、2相同的效果。
[實施例]
[0068]接著，對本發(fā)明的半導體裝置的閾值電壓特性以及閂鎖電流特性進行了驗證。圖15是表示實施例的半導體裝置的閾值電壓特性的特性圖。圖16是表示實施例的半導體裝置的閂鎖電流特性的特性圖。圖15中，橫軸表示在第一方向上相鄰的n+型發(fā)射極區(qū)域6與P++型接觸區(qū)域7在掩膜上的間隔W11，縱軸表示閾值電壓Vth。圖16中，橫軸表示在第一方向上相鄰的n+型發(fā)射極區(qū)域6與p++型接觸區(qū)域7在掩膜上的間隔W11，縱軸表示閂鎖電流。
[0069]首先，按照上述實施方式1的半導體裝置的制造方法，以上述例舉的各條件制作耐壓600V等級的多個槽柵型IGBT (試料)(以下稱為實施例)。實施例的各試料的第一方向上相