一種抗硫化片式厚膜電阻的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及片式厚膜電阻的生產(chǎn)工藝，特別涉及一種抗硫化片式厚膜電阻的制作方法。
【背景技術(shù)】
[0002]一般片式厚膜電阻的生產(chǎn)，正、背電極使用絲網(wǎng)印刷印制銀鈀合金漿料經(jīng)過高溫?zé)Y(jié)而成，加上側(cè)電極共同作為電阻的端電極，然后進(jìn)行滾鍍，滾鍍法很難使厚膜片式電阻器的正、背電極和保護(hù)包覆層交界處形成電鍍層，(Ni層和Sn層)，這是因?yàn)檎?、背電極材料是金屬導(dǎo)電體，保護(hù)包覆層是非金屬不導(dǎo)電體，這樣在它們交界處電鍍層會很薄或未形成電鍍層，從而存在孔隙或縫隙，特別是當(dāng)絲網(wǎng)漏印二次保護(hù)包覆層，邊界不整齊時(shí)，情況尤為嚴(yán)重。環(huán)境空氣中的硫化物(主要是硫化氫、碳基硫)就會從它們之間結(jié)合處的微小孔隙或縫隙中滲透到正、背電極，導(dǎo)致正、背電極中的銀被硫化，生成高電阻率的硫化銀，阻斷了正、背電極與側(cè)電極、電阻層的連通，從而使得電阻的阻值變大直至開路，通過硫化試驗(yàn)，在高溫50°C，硫化氫質(zhì)量分?jǐn)?shù)為100 X 106條件下，經(jīng)過120小時(shí)，發(fā)現(xiàn)電阻阻值變大有硫化現(xiàn)象。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的是為了解決現(xiàn)在的生產(chǎn)工藝生產(chǎn)的片式厚膜電阻在使用過程中發(fā)生硫化反應(yīng)，阻值變大甚至開路的功能缺陷，而提出的一種抗硫化片式厚膜電阻的制作方法。
[0004]為了實(shí)現(xiàn)上述目的，本發(fā)明采用了如下技術(shù)方案:
1、一種抗硫化片式厚膜電阻的制作方法，其特征在于，包括以下步驟:(1)在陶瓷基片的正面印刷電阻層并燒結(jié)，(2)正面掩膜后濺射純鎳正電極，(3)水洗去膜，(4)背面掩膜后濺射純鎳背電極，(5)水洗去膜，(6)鐳射，(7)印刷包封層，(8)裂條，(9)濺射純鎳側(cè)電極，
(10)碎片，(11)電鍍錫層。
[0005]所述濺射電極的工藝參數(shù)如下:真空度為5.0?6.0X 10 5托，電流設(shè)置為0.85A，濺射時(shí)間為30分鐘，正、背電極純鎳的厚度為2-4 μ m。
[0006]有益效果:本發(fā)明采用純鎳通過真空濺射制作正、背電極，使得片式厚膜電阻的電極中不含有銀成分，徹底解決硫化對片式厚膜電阻的影響，避免了阻值變大或開路的現(xiàn)象，保證了片式厚膜電阻的穩(wěn)定性。
【具體實(shí)施方式】
[0007]本發(fā)明提供一種抗硫化片式厚膜電阻的制作方法，包括以下步驟:(1)在陶瓷基片的正面印刷電阻層并燒結(jié)，(2)正面掩膜后濺射純鎳正電極，(3)水洗去除正面膜，(4)背面掩膜后濺射純鎳背電極，(5)水洗去除背面膜，(6)鐳射，(7)印刷包封層，(8)裂條，(9)濺射純鎳側(cè)電極，(10)碎片，(11)電鍍4 μ m以上錫層，最后測試、包裝。所述濺射電極的工藝參數(shù)如下:真空度為5.0?6.0X 10 5托，電流設(shè)置為0.85A，濺射時(shí)間為30分鐘，正、背電極純鎳的厚度為2-4 μ m。
[0008]本發(fā)明改變傳統(tǒng)正、背電極采用絲網(wǎng)印刷，而是采用真空濺射純鎳制作正、背電極，使得片式厚膜電阻的電極中不含有銀成分，徹底解決硫化對片式厚膜電阻的影響，避免了阻值變大或開路的現(xiàn)象，保證了片式厚膜電阻的穩(wěn)定性。
[0009]以上所述是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也視為本發(fā)明的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種抗硫化片式厚膜電阻的制作方法，其特征在于，包括以下步驟:(1)在陶瓷基片的正面印刷電阻層并燒結(jié)，(2)正面掩膜后濺射純鎳正電極，(3)水洗去膜，(4)背面掩膜后濺射純鎳背電極，(5)水洗去膜，(6)鐳射，(7)印刷包封層，(8)裂條，(9)濺射純鎳側(cè)電極，(10)碎片，(11)電鍍錫層。2.根據(jù)權(quán)利要求1所述的一種抗硫化片式厚膜電阻的制作方法，其特征在于，所述濺射電極的工藝參數(shù)如下:真空度為5.0?6.0X 10 5托時(shí)，電流設(shè)置為0.85A，濺射時(shí)間為30分鐘，正、背電極純鎳的厚度為2-4 μ m。
【專利摘要】本發(fā)明公開一種抗硫化片式厚膜電阻的制作方法，其特征在于，包括以下步驟：（1）在陶瓷基片的正面印刷電阻層并燒結(jié)，（2）正面掩膜后濺射純鎳正電極，（3）水洗去膜，（4）背面掩膜后濺射純鎳背電極，（5）水洗去膜，（6）鐳射，（7）印刷包封層，（8）裂條，（9）濺射純鎳側(cè)電極，（10）碎片，（11）電鍍錫層；本發(fā)明采用純鎳通過真空濺射制作正、背電極，使得片式厚膜電阻的電極中不含有銀成分，徹底解決硫化對片式厚膜電阻的影響，避免了阻值變大或開路的現(xiàn)象，保證了片式厚膜電阻的穩(wěn)定性。
【IPC分類】H01C17/00, H01C17/28
【公開號】CN105336461
【申請?zhí)枴緾N201510806512
【發(fā)明人】李福喜, 黃明懷, 徐建建, 陳立俊
【申請人】貝迪斯電子有限公司
【公開日】2016年2月17日
【申請日】2015年11月21日