半導(dǎo)體結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)，且特別涉及一種降低接觸電阻的半導(dǎo)體結(jié)構(gòu)。
【背景技術(shù)】
[0002]動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器在隨著元件發(fā)展到納米世代后，面臨到的困難愈來(lái)愈多，譬如隨著接觸面積減小，元件電流也逐漸變小。尤其是當(dāng)電容器接觸窗的位置稍有偏移，而減少與元件有源區(qū)(AA)的接觸面積時(shí)，問(wèn)題將會(huì)更加惡化。
[0003]目前改善的方式是采用線型接觸窗結(jié)構(gòu)；也就是將電容器接觸窗改采用線型結(jié)構(gòu)，來(lái)增加接觸面積。然而，如此一來(lái)就需要額外的儲(chǔ)存節(jié)點(diǎn)結(jié)構(gòu)來(lái)連接線型接觸窗結(jié)構(gòu)，并且因?yàn)橹谱骶€型接觸窗結(jié)構(gòu)期間，需要在化學(xué)機(jī)械拋光(CMP)制造工藝時(shí)去除較多的導(dǎo)電材料，所以容易對(duì)外圍元件造成損害。

【發(fā)明內(nèi)容】

[0004]本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，可降低基板與接觸窗插塞之間的阻值，并避免線型接觸窗結(jié)構(gòu)所導(dǎo)致的問(wèn)題發(fā)生。
[0005]本發(fā)明的半導(dǎo)體結(jié)構(gòu)至少包括具有數(shù)個(gè)溝道的基板、位于溝道內(nèi)的埋入式字線、位于埋入式字線上的隔離層、多晶硅間隙壁以及接觸窗插塞，其中上述溝道之間有基板露出。埋入式字線的頂面低于基板的表面一第一距離、隔離層的頂面低于基板的表面一第二距離。多晶硅間隙壁則位在隔離層上的溝道的側(cè)壁，以與基板直接接觸。接觸窗插塞位在基板上并分別與多晶硅間隙壁與基板電性相連。
[0006]在本發(fā)明的一實(shí)施例中，上述接觸窗插塞包括電容器接觸窗插塞。
[0007]在本發(fā)明的一實(shí)施例中，上述第二距離小于所述隔離層的厚度。
[0008]在本發(fā)明的一實(shí)施例中，上述每一多晶娃間隙壁的厚度為5nm?15nm之間。
[0009]在本發(fā)明的一實(shí)施例中，上述半導(dǎo)體結(jié)構(gòu)還可包括基板與埋入式字線之間的一絕緣層。
[0010]在本發(fā)明的一實(shí)施例中，上述半導(dǎo)體結(jié)構(gòu)還可包括位于多晶娃間隙壁的表面的金屬硅化物層，并與接觸窗插塞直接接觸。所述金屬硅化物層包括硅化鈷層、硅化鎳層或硅化鈦層。
[0011 ] 在本發(fā)明的一實(shí)施例中，上述半導(dǎo)體結(jié)構(gòu)還可包括位在基板上并橫跨埋入式字線的位線。
[0012]在本發(fā)明的一實(shí)施例中，上述半導(dǎo)體結(jié)構(gòu)還可包括位于位線的表面的金屬硅化物層，其中所述金屬硅化物層包括硅化鈷層、硅化鎳層或硅化鈦層。
[0013]基于上述，本發(fā)明的結(jié)構(gòu)通過(guò)多晶硅間隙壁(與金屬硅化物層)，來(lái)增加接觸窗插塞與基板的接觸面積，所以可降低基板與接觸窗插塞之間的阻值，維持陣列元件的電流量。另外，本發(fā)明使用的是孔型接觸窗，所以不會(huì)面臨目前線型接觸窗的問(wèn)題。
[0014]為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合附圖作詳細(xì)說(shuō)明如下。
【附圖說(shuō)明】
[0015]圖1A是依照本發(fā)明的第一實(shí)施例的一種半導(dǎo)體結(jié)構(gòu)的剖面示意圖。
[0016]圖1B是依照本發(fā)明的第二實(shí)施例的一種半導(dǎo)體結(jié)構(gòu)的剖面示意圖。
[0017]圖2A至圖2E是依照本發(fā)明的第三實(shí)施例的一種半導(dǎo)體結(jié)構(gòu)的制造流程剖面圖。
[0018]圖3A至圖3C是依照本發(fā)明的第四實(shí)施例的一種半導(dǎo)體結(jié)構(gòu)的制造流程剖面圖。
[0019]圖4A是圖3A的半導(dǎo)體結(jié)構(gòu)的俯視示意圖。
[0020]圖4B是圖3C的半導(dǎo)體結(jié)構(gòu)的俯視示意圖。
[0021]其中，附圖標(biāo)記說(shuō)明如下:
[0022]100、200:基板
[0023]100a、200a、220a:表面
[0024]102,216:埋入式字線
[0025]102a、104a、218a:頂面
[0026]104、218:隔離層
[0027]106、220:多晶硅間隙壁
[0028]108,226,310:接觸窗插塞
[0029]110、208:溝道
[0030]112、230:區(qū)域
[0031]114、212:阻擋層
[0032]116、222、306:介電層
[0033]118:絕緣層
[0034]120、206a:硬掩膜
[0035]122,202:溝道隔離結(jié)構(gòu)
[0036]124、304:金屬硅化物層
[0037]204:高密度等離子體氧化層
[0038]206b:多晶娃掩膜
[0039]210:氧化硅層
[0040]214,300:金屬層
[0041]224、308:接觸窗洞
[0042]302:氮化硅頂蓋層
[0043]400:位線
[0044]CA:接觸面積
[0045]dl:第一距離
[0046]d2:第二距離
[0047]tl、t2:厚度
【具體實(shí)施方式】
[0048]圖1A是依照本發(fā)明的第一實(shí)施例的一種半導(dǎo)體結(jié)構(gòu)的剖面示意圖。
[0049]請(qǐng)參照?qǐng)D1A，本實(shí)施例的半導(dǎo)體結(jié)構(gòu)至少包括基板100、埋入式字線102、位于埋入式字線102上的隔離層104、多晶硅間隙壁106以及接觸窗插塞108，所述隔離層104例如是SiN。在基板100中有多個(gè)溝道110，且于溝道110之間的區(qū)域112暴露出來(lái)。埋入式字線102是位在溝道110內(nèi)，且其頂面102a低于基板100的表面100a第一距離dl，如80nm?lOOnm之間。另外，埋入式字線102與溝道110之間可設(shè)一層阻擋層114，如Ti/TiN。隔離層104同樣位在溝道110內(nèi)，且隔離層104的頂面104a低于基板100的表面100a第二距離d2，如30nm?40nm之間。在一實(shí)施例中，第二距離d2小于隔離層104的厚度tl，但本發(fā)明并不限于此。至于多晶硅間隙壁106是位在隔離層104上的溝道110的側(cè)壁，以與接觸窗插塞108直接接觸。在另一實(shí)施例中，多晶硅間隙壁106的厚度t2例如約5nm?15nm之間，但本發(fā)明并不限于此。接觸窗插塞108位在基板100上并分別與多晶硅間隙壁106與基板的區(qū)域112電性相連，且接觸窗插塞108 —般是位在介電層116內(nèi)。另外，基板100與每一埋入式字線102之間可設(shè)置絕緣層118，以降低埋入式字線102之間的干擾。而在溝道110之間的基板100上可設(shè)有硬掩膜120，其為制作溝道110時(shí)所用的蝕刻掩膜(mask)，可保留下來(lái)做為半導(dǎo)體結(jié)構(gòu)的一部分，但本發(fā)明并不限于此；也就是說(shuō)，這層硬掩膜120也可在形成多晶硅間隙壁106后移除。而且，硬掩膜120例如是SiN層。
[0050]在圖1A中，有一個(gè)溝道隔離結(jié)構(gòu)122位在其中兩個(gè)埋入式字線102之間，以分隔基板100成為至少兩個(gè)有源區(qū)，但本發(fā)明并不限于此；換句話說(shuō)，基板100內(nèi)可設(shè)置其他隔離結(jié)構(gòu)或者不設(shè)隔離結(jié)構(gòu)。
[0051]在一實(shí)施例中，如果上述半導(dǎo)體結(jié)構(gòu)應(yīng)用于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，則接觸窗插塞108可為電各器接觸窗插塞。
[0052]圖1B是依照本發(fā)明的第二實(shí)施例的一種半導(dǎo)體結(jié)構(gòu)的剖面示意圖，其中使用與第一實(shí)施例相同的元件符號(hào)來(lái)代表相同或相似的構(gòu)件。
[0053]請(qǐng)參照?qǐng)D1B，本實(shí)施例中的半導(dǎo)體結(jié)構(gòu)除了基板100