射頻工藝中減小帶電感器件的芯片面積的方法及應用
【技術領域】
[0001]本發(fā)明涉及半導體集成電路領域，特別是涉及一種射頻工藝中減小帶電感器件的芯片面積的方法及應用。
【背景技術】
[0002]電感是射頻器件，用于射頻工藝如RFCMOS(射頻互補金屬氧化半導體WPSiGeBiCMOS(硅鍺雙極-互補金屬氧化物半導體)工藝中。
[0003]在帶電感的芯片中，為保證其Q值并防止信號串擾，電感和其它電路距離較遠；例如定義為INDID(電感標定層)+45μηι，這樣電感器件周圍45μηι范圍內(nèi)不會擺放其他器件。
[0004]Pwell(P阱)是通過運算生成的層次，除了用作匪0S(N型金屬-氧化物-半導體)器件溝道外，還是芯片接地和器件間隔離的層次，其離電感的距離也是電感要求的最小距離決定的。
[0005]這條規(guī)則導致帶有電感的芯片尺寸較大，從而芯片面積也增加較多。
[0006]很多客戶的芯片對電感的Q值和信號串擾的要求不是很高，但為降低芯片費用而需要更小面積，會將45μπι更改為較小的值;但由于Pwell還是會按照邏輯運算產(chǎn)生，從而在客戶的很大部分電路內(nèi)沒有生成，這會造成電感周邊電路沒有Pwell的隔離而造成漏電問題。

【發(fā)明內(nèi)容】

[0007]本發(fā)明要解決的技術問題是提供一種射頻工藝中減小帶電感器件的芯片面積的方法，能夠有效減小射頻工藝中帶電感器件的芯片面積，且不會造成漏電。
[0008]為解決上述技術問題，本發(fā)明的射頻工藝中減小帶電感器件的芯片面積的方法是采用如下技術方案實現(xiàn)的:
[0009]在客戶為降低芯片面積減小電感和周邊電路的距離時，將INDID(電感標定層)層縮小，并將縮小后的INDID層設置在電感器件內(nèi)部，使得滿足INDID層加工藝設計規(guī)則要求的值后，電感離周邊電路的距離等同客戶設計值。
[0010]本發(fā)明是射頻工藝如RFCMOS和SiGe BiCMOS工藝中，減小帶電感器件面積的方法，采用本發(fā)明的方法產(chǎn)生的Pwell，可以包住電感周邊的電路，不會產(chǎn)生由于客戶為了降低芯片面積而人為修改規(guī)則造成的漏電問題。
【附圖說明】
[0011]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作簡單地介紹。
[0012]圖1是現(xiàn)有的減小帶電感器件的芯片面積的方法示意圖；
[0013]圖2是所述射頻工藝中減小帶電感器件的芯片面積的方法示意圖。
【具體實施方式】
[0014]為使得本發(fā)明的發(fā)明目的、特征、優(yōu)點能夠更加的明顯和易懂，下面將結(jié)合本發(fā)明中的附圖，對本發(fā)明中的技術方案進行清楚、完整地描述。
[0015]所述射頻工藝中減小帶電感器件的芯片面積的方法，在下面的實施例中是這樣實現(xiàn)的:
[0016]如果客戶為縮小芯片的需要降低電感和周邊電路的距離，則在電路設計中將電感標定層(INDID)作相應的指向電感器件內(nèi)部的縮小，例如客戶將要求的45μπι縮小到25μπι，則INDID層向電感內(nèi)部縮小20μπι(45-25)，這樣在INDID+45ym之后，產(chǎn)生的Pwell層和電路距離電感的值相同，等于客戶設計值。
[0017]采用上述方法，在不用修改邏輯運算(EB)的情況下，就可以滿足客戶對芯片面積與電感Q值的平衡；同時由于不同客戶，同一客戶的不同芯片，甚至同一芯片的不同區(qū)域的電路，電感和其它電路的距離設計不同，用上述方法可以簡單地解決。
[0018]參見圖1，其中，I表示INDID層，通常是包在電感器件外面;6是指金屬層1-4(即第I金屬層至第4金屬層)，4是指第五層金屬，5是指頂層金屬，2和3是指電感的兩個端口。
[0019]再參見圖2，采用所述射頻工藝中減小帶電感器件的芯片面積的方法，將INDID層縮小，并將縮小后的INDID層移入電感器件內(nèi)部(圖2中其中間的方框部分表示INDID層)，使得其它器件離電感的距離可以滿足客戶設計的要求。
[0020]以上通過【具體實施方式】對本發(fā)明進行了詳細的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發(fā)明的保護范圍。
【主權項】
1.一種射頻工藝中減小帶電感器件的芯片面積的方法，其特征在于:在客戶為降低芯片面積減小電感和周邊電路的距離時，將INDID層縮小，并將縮小后的INDID層設置在電感器件內(nèi)部，使得滿足INDID層加工藝設計規(guī)則要求的值后，電感離周邊電路的距離等同客戶設計值。2.權利要求1所述的方法在包括RFCMOS和SiGeBi CMOS在內(nèi)的射頻器件中的應用。
【專利摘要】本發(fā)明公開了一種射頻工藝中減小帶電感器件的芯片面積的方法，在客戶為降低芯片面積減小電感和周邊電路的距離時，將INDID(電感標定層)層縮小，并將縮小后的INDID層設置在電感器件內(nèi)部，使得滿足INDID層加工藝設計規(guī)則要求的值后，電感離周邊電路的距離等同客戶設計值。本發(fā)明能夠有效減小射頻工藝中帶電感器件的芯片面積，且不會造成漏電。
【IPC分類】H01L21/8238, H01L27/02, H01L29/06, H01L21/8249
【公開號】CN105679711
【申請?zhí)枴緾N201610024778
【發(fā)明人】陳曦
【申請人】上海華虹宏力半導體制造有限公司
【公開日】2016年6月15日
【申請日】2016年1月15日