半導(dǎo)體元件及其制作方法
【專利摘要】本發(fā)明公開一種半導(dǎo)體元件及其制作方法。其制作方法為首先提供一基底，該基底上具有一第一柵極層、一第一介電層以及一淺溝隔離(shallow trench isolation,STI)環(huán)繞該基底、該第一柵極層及該第一介電層。然后去除該第一介電層、形成一第一間隙壁于第一柵極層上方的淺溝隔離側(cè)壁以及利用第一間隙壁為掩模去除部分第一柵極層及部分基底以形成一第一開口并同時定義出一第一柵極結(jié)構(gòu)及一第二柵極結(jié)構(gòu)。
【專利說明】
半導(dǎo)體元件及其制作方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種半導(dǎo)體元件，尤其是涉及一種非揮發(fā)性存儲器及其制作方法。
【背景技術(shù)】
[0002]閃存存儲器(flash memory)是一種非揮發(fā)性(non-volatile)存儲器，其在缺乏外部電源供應(yīng)時，也能夠保存存儲在存儲器中的信息內(nèi)容。近幾年來，由于閃存存儲器具有可重復(fù)寫入以及可被電抹除等優(yōu)點，因此，已被廣泛地應(yīng)用在移動電話(mobile phone)、數(shù)字相機(digital camera)、游戲機(video player)、個人數(shù)字助理(personal digitalassistant, PDA)等電子產(chǎn)品或正在發(fā)展中的系統(tǒng)單芯片(system on a chip, S0C)中。
[0003]—般而言，現(xiàn)今閃存存儲器架構(gòu)中由于柵極有源面積(active area)的設(shè)計，特別是在大面積的情況下時常影響存儲器的整體效能。因此如何通過改變制作工藝來改良現(xiàn)有存儲器架構(gòu)以提升閃存存儲器的整體效能即為現(xiàn)今一重要課題。

【發(fā)明內(nèi)容】

[0004]為解決上述問題，本發(fā)明優(yōu)選實施例是揭露一種制作半導(dǎo)體元件的方法。首先提供一基底，該基底上具有一第一柵極層、一第一介電層以及一淺溝隔離(shallow trenchisolat1n, STI)環(huán)繞該基底、該第一柵極層及該第一介電層。然后去除該第一介電層、形成一第一間隙壁于第一柵極層上方的淺溝隔離側(cè)壁以及利用第一間隙壁為掩模去除部分第一柵極層及部分基底以形成一第一開口并同時定義出一第一柵極結(jié)構(gòu)及一第二柵極結(jié)構(gòu)。
[0005]本發(fā)明另一實施例揭露一種半導(dǎo)體元件，其包含一基底、一第一柵極結(jié)構(gòu)與一第二柵極結(jié)構(gòu)設(shè)于基底上、一間隙壁設(shè)于部分基底中以及第一柵極結(jié)構(gòu)與第二柵極結(jié)構(gòu)之間、一淺溝隔離設(shè)于第一柵極結(jié)構(gòu)與第二柵極結(jié)構(gòu)周圍以及一氧化物-氮化物-氧化物(oxide-nitride-oxide, 0N0)堆疊層設(shè)于淺溝隔離、間隙壁、第一柵極結(jié)構(gòu)及第二柵極結(jié)構(gòu)上。
[0006]本發(fā)明又一實施例揭露一種半導(dǎo)體元件，包含一基底、一第一柵極結(jié)構(gòu)與一第二柵極結(jié)構(gòu)設(shè)于基底上、一淺溝隔離設(shè)于第一柵極結(jié)構(gòu)與第二柵極結(jié)構(gòu)周圍、一介電層設(shè)于第一柵極結(jié)構(gòu)與第二柵極結(jié)構(gòu)之間以及部分基底中，且介電層的上表面低于淺溝隔離的上表面以及一氧化物-氮化物-氧化物(oxide-nitride-oxide, 0Ν0)堆疊層設(shè)于淺溝隔離、介電層、第一柵極結(jié)構(gòu)及第二柵極結(jié)構(gòu)上。
【附圖說明】
[0007]圖1至圖7為本發(fā)明優(yōu)選實施例制作半導(dǎo)體元件的方法示意圖；
[0008]圖8至圖9為本發(fā)明第二實施例制作一半導(dǎo)體元件的方法示意圖；
[0009]圖10至圖11為本發(fā)明第三實施例制作一半導(dǎo)體元件的方法示意圖；
[0010]圖12至圖15為本發(fā)明第四實施例制作一半導(dǎo)體元件的方法示意圖。
[0011]符號說明
[0012]12基底14存儲器單元區(qū)
[0013]16周邊區(qū)18柵極介電層
[0014]20第一柵極層22第二柵極層
[0015]24介電層26介電層
[0016]28淺溝隔離30間隙壁
[0017]32圖案化光致抗蝕劑34開口
[0018]36第一柵極結(jié)構(gòu)38第三柵極結(jié)構(gòu)
[0019]40第二柵極結(jié)構(gòu)42第四柵極結(jié)構(gòu)
[0020]44間隙壁46間隙壁
[0021]48圖案化光致抗蝕劑50氧化物-氮化物-氧化物堆疊
[0022]層
[0023]52介電層54間隙壁
[0024]56開口58介電層
[0025]60多晶硅柵極
【具體實施方式】
[0026]請參照圖1至圖7，圖1至圖7為本發(fā)明優(yōu)選實施例制作半導(dǎo)體元件的方法示意圖。如圖1所示，首先提供一基底12，且基底12上定義有一存儲器單元區(qū)14與一周邊區(qū)(periphery reg1n) 16。存儲器單元區(qū)14與周邊區(qū)16上各具有一柵極介電層18、一第一柵極層20設(shè)于柵極介電層18上、一第二柵極層22設(shè)于第一柵極層20上、一介電層24設(shè)于第二柵極層22上、另一介電層26設(shè)于存儲器單元區(qū)14的介電層24與第二柵極層22之間以及一淺溝隔離(shallow trench isolat1n, STI) 28設(shè)于部分基底12內(nèi)并環(huán)繞柵極介電層18、第一柵極層20、第二柵極層22、介電層24及介電層26。
[0027]在本實施例中，柵極介電層18、介電層26與淺溝隔離28優(yōu)選由氧化硅所構(gòu)成，第一柵極層20優(yōu)選由不摻雜的多晶硅所構(gòu)成，第二柵極層22優(yōu)選由摻雜的多晶硅所構(gòu)成，而介電層24優(yōu)選由氮化硅所構(gòu)成，但不局限于此。而施作方式，可例如先于基底12表面依序全面性形成一柵極介電材料層(圖未示)、一第一柵極材料層(圖未示)、一第二柵極材料層(圖未示)、一介電材料層(圖未示)、另一介電材料層(圖未示)，接著利用一蝕刻制作工藝來圖案化各材料層以于部分基底12內(nèi)形成淺溝隔離(shallow trench)(圖未示)，最后再填入一介電材料(圖未示)并加以平坦化之，但也不局限于此。
[0028]如圖2所示，接著完全去除存儲器單元區(qū)14及周邊區(qū)16的介電層24與介電層26，然后于存儲器單元區(qū)14及周邊區(qū)16內(nèi)分別形成一間隙壁30于各第二柵極層22上方的淺溝隔離28側(cè)壁。在本實施例中，形成間隙壁30的方法可先沉積一由氮化硅所構(gòu)成的介電材料(圖未示)于淺溝隔離28與第二柵極層22上，然后進行一回蝕刻制作工藝，去除部分該介電材料以形成間隙壁30。
[0029]如圖3所示，隨后先形成一圖案化光致抗蝕劑32并覆蓋周邊區(qū)16，然后利用圖案化光致抗蝕劑32及存儲器單元區(qū)14的間隙壁30為掩模進行一蝕刻制作工藝，去除存儲器單元區(qū)14內(nèi)部分第二柵極層22、部分第一柵極層20、部分柵極介電層18及部分基底12以形成一開口 34。在本實施例中，形成開口 34的動作優(yōu)選將第一柵極層20與第二柵極層22同時分割為左右兩邊，并由此定義出兩組浮動?xùn)艠O(floating gate)結(jié)構(gòu)，包括左邊的第一柵極結(jié)構(gòu)36與設(shè)于其上的第三柵極結(jié)構(gòu)38以及右邊的第二柵極結(jié)構(gòu)40與設(shè)于其上的第四柵極結(jié)構(gòu)42。另外，開口 34由柵極介電層18底部至開口 34底部的距離優(yōu)選介于1000埃至1500埃，且開口 34的底部優(yōu)選切齊淺溝隔離28的底部。
[0030]然后如圖4所示，先去除周邊區(qū)16的圖案化光致抗蝕劑32，接著可沉積一由氧化硅所構(gòu)成的介電層(圖未示)于存儲器單元區(qū)14及周邊區(qū)16并搭配進行一回蝕刻制作工藝，以于存儲器單元區(qū)14的開口 34底部形成一間隙壁44，并同時于周邊區(qū)16的間隙壁30旁形成間隙壁44。需注意的是，形成間隙壁44之前又可選擇性進行一氧化(oxidat1n)制作工藝，以形成另一薄氧化層于存儲器單元區(qū)14及周邊區(qū)16，此實施例也屬本發(fā)明所涵蓋的范圍。隨后再進行另一沉積與回蝕刻制作工藝，例如沉積一由氮化硅所構(gòu)成的介電層(圖未示)于存儲器單元區(qū)14及周邊區(qū)16并搭配進行一回蝕刻制作工藝，以于存儲器單元區(qū)14的間隙壁44上形成一另一間隙壁46，并同時于周邊區(qū)16的間隙壁44旁形成間隙壁46 ο
[0031]隨后如圖5所示，先形成一圖案化光致抗蝕劑48并覆蓋周邊區(qū)16，接著以圖案化光致抗蝕劑48為掩模進行一干蝕刻或濕蝕刻制作工藝，去除部分存儲器單元區(qū)14的淺溝隔離28，使剩余的淺溝隔離28上表面優(yōu)選介于第三柵極結(jié)構(gòu)38 (等同于第四柵極結(jié)構(gòu)42)的上下表面之間。
[0032]之后，如圖6所示，先去除周邊區(qū)16的圖案化光致抗蝕劑48并進行一蝕刻制作工藝，例如以濕蝕刻方式去除周邊區(qū)16由氧化硅所構(gòu)成的間隙壁44。緊接著進行另一蝕刻制作工藝，例如以干蝕刻或濕蝕刻完全去除存儲器單元區(qū)14與周邊區(qū)16由氮化硅所構(gòu)成的間隙壁46與間隙壁30，進而暴露出存儲器單元區(qū)14底部的間隙壁44及第三柵極結(jié)構(gòu)38與第四柵極結(jié)構(gòu)42上表面。
[0033]然后，如圖7所示，先以濕蝕刻去除部分第三柵極結(jié)構(gòu)38與第四柵極結(jié)構(gòu)42側(cè)壁以形成一傾斜面，接著再全面性形成一氧化物-氮化物-氧化物(oxide-nitride-oxide, 0N0)堆疊層50于存儲器單元區(qū)14的淺溝隔離28、間隙壁44、第三柵極結(jié)構(gòu)38及第四柵極結(jié)構(gòu)42上與周邊區(qū)16的淺溝隔離28及第二柵極層22上，至此即完成本發(fā)明優(yōu)選實施例制作一半導(dǎo)體元件的方法。
[0034]請再參照圖7的存儲器單元區(qū)14，其另揭露一種存儲器元件結(jié)構(gòu)。其中存儲器元件主要包含一基底12、一第一柵極結(jié)構(gòu)36與一第二柵極結(jié)構(gòu)40設(shè)于基底12上、一第三柵極結(jié)構(gòu)38與一第四柵極結(jié)構(gòu)42分別設(shè)于第一柵極結(jié)構(gòu)36與第二柵極結(jié)構(gòu)40上、一間隙壁44設(shè)于部分基底12中以及第一柵極結(jié)構(gòu)36與第二柵極結(jié)構(gòu)40之間、一淺溝隔離28設(shè)于基底12中并環(huán)繞第一柵極結(jié)構(gòu)36與第二柵極結(jié)構(gòu)40以及一氧化物-氮化物-氧化物(oxide-nitride-oxide, 0N0)堆疊層50設(shè)于淺溝隔離28、間隙壁44、第三柵極結(jié)構(gòu)38及第四柵極結(jié)構(gòu)42上。
[0035]在本實施例中，間隙壁44底部優(yōu)選與淺溝隔離28底部齊平，第一柵極結(jié)構(gòu)36與第二柵極結(jié)構(gòu)40優(yōu)選包含不摻雜的多晶硅，而第三柵極結(jié)構(gòu)38與第四柵極結(jié)構(gòu)42則包含摻雜的多晶硅，但不局限于此。
[0036]請繼續(xù)參照圖8至圖9，圖8至圖9為本發(fā)明第二實施例制作一半導(dǎo)體元件的方法示意圖，其中第二實施例原則上為變更存儲器單元區(qū)14的制作工藝步驟，而不影響周邊區(qū)16最終結(jié)構(gòu)，因此圖示僅繪示存儲器單元區(qū)14的制作工藝步驟但不包含周邊區(qū)16的相關(guān)制作工藝細節(jié)。如圖8所示，首先進行前述實施例中圖1至圖3于存儲器單元區(qū)的制作工藝，例如以存儲器單元區(qū)14的間隙壁30為掩模形成一開口 34并將第一柵極層20與第二柵極層22同時分割為兩組柵極結(jié)構(gòu)后，形成一介電層52并填滿開口 34，其中介電層52優(yōu)選由氧化娃所構(gòu)成。接著利用化學(xué)機械研磨(chemical mechanical polishing, CMP)制作工藝等平坦化方式或蝕刻制作工藝去除部分淺溝隔離28、部分介電層52及部分間隙壁30，使淺溝隔離28與剩余的介電層52與間隙壁30表面齊平。
[0037]然后如圖9所示，進行一蝕刻制作工藝，去除由氧化硅所構(gòu)成的部分淺溝隔離28與部分介電層52，使剩余的淺溝隔離28上表面約略介于第三柵極結(jié)構(gòu)38以及第四柵極結(jié)構(gòu)42的上表面與下表面之間，而剩余的介電層52上表面則略低于第三柵極結(jié)構(gòu)38以及第四柵極結(jié)構(gòu)42的下表面。在本實施例中，剩余的介電層52上表面優(yōu)選低于淺溝隔離28的上表面，且低于淺溝隔離的高度則可示制作工藝需求調(diào)整，此為本發(fā)明所涵蓋的范圍。接著進行另一蝕刻制作工藝，去除由氮化硅所構(gòu)成的間隙壁30并暴露出第三柵極結(jié)構(gòu)38與第四柵極結(jié)構(gòu)42表面，之后再全面性形成一氧化物-氮化物-氧化物(oxide-nitride-oxide, 0N0)堆疊層50于淺溝隔離28、介電層52、第三柵極結(jié)構(gòu)38及第四柵極結(jié)構(gòu)42上。
[0038]請繼續(xù)參照圖10至圖11，圖10至圖11為本發(fā)明第三實施例制作一半導(dǎo)體元件的方法示意圖。如前述的實施例，本實施例同樣僅繪示存儲器單元區(qū)14的制作工藝步驟但不包含周邊區(qū)16的相關(guān)制作工藝細節(jié)。如圖10所示，首先進行前述實施例中圖1至圖2于存儲器單元區(qū)14的制作工藝，例如于存儲器單元區(qū)14形成一間隙壁54于第一柵極層20上方的淺溝隔離28側(cè)壁。需注意的是，由于本實施例僅采用單一柵極層，優(yōu)選由不摻雜的多晶硅所構(gòu)成，因此間隙壁54的高度優(yōu)選高于前述實施例的間隙壁30高度。其次，本實施例形成間隙壁54時優(yōu)選先沉積一由摻雜的多晶硅所構(gòu)成的材料層于淺溝隔離28與第一柵極層20上，然后進行一回蝕刻制作工藝，通過調(diào)整摻雜與不摻雜多晶硅的蝕刻選擇比，去除部分該材料層以形成間隙壁54，因此所形成的間隙壁優(yōu)選由摻雜的多晶硅所構(gòu)成。
[0039]如圖11所示，接著進行一蝕刻制作工藝，去除部分第一柵極層20、部分柵極介電層18及部分基底12以形成一開口 56，并同時將第一柵極層20分割為第一柵極結(jié)構(gòu)36與第二柵極結(jié)構(gòu)40。在本實施例中，形成開口 56時優(yōu)選同時去除部分間隙壁54，因此間隙壁54于開口 56形成后的高度優(yōu)選低于淺溝隔離28上表面，且剩余由多晶硅所構(gòu)成的間隙壁54也可用來當(dāng)作第三柵極結(jié)構(gòu)38與第四柵極結(jié)構(gòu)42。之后可比照前述實施例去除部分淺溝隔離28并形成氧化物-氮化物-氧化物(oxide-nitride-oxide, 0N0)堆疊層于淺溝隔離28及兩組柵極結(jié)構(gòu)上，在此不另加贅述。
[0040]請繼續(xù)參照圖12至圖15，圖12至圖15為本發(fā)明第四實施例制作一半導(dǎo)體元件的方法示意圖。如前述的實施例，本實施例同樣僅繪示存儲器單元區(qū)14的制作工藝步驟但不包含周邊區(qū)16的相關(guān)制作工藝細節(jié)。如圖12所示，首先進行圖1至圖2于存儲器單元區(qū)的制作工藝，例如于存儲器單元區(qū)14形成一間隙壁54于第一柵極層20上方的淺溝隔離28側(cè)壁，其中間隙壁54優(yōu)選由氮化硅所構(gòu)成。如同前述第三實施例，由于本實施例僅采用單一柵極層，因此間隙壁54的高度優(yōu)選高于前述實施例的間隙壁30高度。
[0041]然后如圖13所示，進行一蝕刻制作工藝，去除部分第一柵極層20、部分柵極介電層18及部分基底12以形成一開口 56，并同時將第一柵極層20分割為第一柵極結(jié)構(gòu)36與第二柵極結(jié)構(gòu)40。
[0042]如圖14所示，隨后形成一介電層58并填滿開口 56，其中介電層58優(yōu)選由氧化硅所構(gòu)成。接著利用CMP制作工藝等平坦化方式或蝕刻制作工藝去除部分淺溝隔離28、部分介電層58及部分間隙壁54，使淺溝隔離28與剩余的介電層58與間隙壁54表面齊平。
[0043]如圖15所示，接著進行另一蝕刻制作工藝，完全去除由氮化硅所構(gòu)成的間隙壁54以形成二凹槽(圖未示)，再形成一由多晶硅所構(gòu)成的材料層于淺溝隔離28上并填入凹槽內(nèi)，然后進行CMP等平坦化制作工藝去除部分多晶硅材料層以形成二多晶硅柵極60(亦即為前述各實施例的第三柵極結(jié)構(gòu)38與第四柵極結(jié)構(gòu)42)。之后可比照前述實施例去除部分淺溝隔離28并形成氧化物-氮化物-氧化物(oxide-nitride-oxide, 0N0)堆疊層于淺溝隔離28及兩個柵極結(jié)構(gòu)上，在此不另加贅述。
[0044]綜上所述，本發(fā)明優(yōu)選在不使用額外光掩模的情況下將原始存儲器單元的柵極層分割為至少兩組柵極結(jié)構(gòu)，如此即可通過降低柵極的有源面積來提升存儲器單元的整體效能。此外，以上述圖7本發(fā)明的優(yōu)選實施例為例，本發(fā)明可利用第三柵極結(jié)構(gòu)與第四柵極結(jié)構(gòu)的傾斜側(cè)壁搭配間隙壁的弧形側(cè)壁輪廓來提升ONO堆疊層沉積的效率，使ONO堆疊層覆蓋于淺溝隔離與柵極結(jié)構(gòu)時可同時輕易覆蓋間隙壁的表面。
[0045]以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，都應(yīng)屬本發(fā)明的涵蓋范圍。
【主權(quán)項】
1.一種制作半導(dǎo)體元件的方法，包含: 提供一基底，該基底上具有第一柵極層、第一介電層以及淺溝隔離(shallow trenchisolat1n, STI)設(shè)于該基底內(nèi)并環(huán)繞該第一柵極層及該第一介電層； 去除該第一介電層； 形成一第一間隙壁于該第一柵極層上方的該淺溝隔離側(cè)壁；以及利用該第一間隙壁為掩模去除部分該第一柵極層及部分該基底以形成一第一開口并同時定義出一第一柵極結(jié)構(gòu)及一第二柵極結(jié)構(gòu)。2.如權(quán)利要求1所述的方法，其中該第一柵極層包含不摻雜的多晶硅。3.如權(quán)利要求1所述的方法，還包含第二柵極層，設(shè)于該第一柵極層及該第一介電層之間。4.如權(quán)利要求3所述的方法，其中該第二柵極層包含摻雜的多晶硅。5.如權(quán)利要求3所述的方法，還包含: 形成該第一間隙壁于該第二柵極層上方的該淺溝隔離側(cè)壁； 利用該第一間隙壁為掩模去除部分該第二柵極層、部分該第一柵極層及部分該基底以形成該第一開口，并形成該第一柵極結(jié)構(gòu)及該第二柵極結(jié)構(gòu)于該基底上以及一第三柵極結(jié)構(gòu)及一第四柵極結(jié)構(gòu)分別設(shè)于該第一柵極結(jié)構(gòu)及該第二柵極結(jié)構(gòu)上； 形成一第二間隙壁于該第一開口內(nèi)； 形成一第三間隙壁于該第二間隙壁上； 去除部分該淺溝隔離； 去除該第一間隙壁及該第三間隙壁；以及 形成一氧化物-氮化物-氧化物(oxide-nitride-oxide, 0N0)堆疊層于該淺溝隔離、該第二間隙壁、該第一柵極結(jié)構(gòu)及該第二柵極結(jié)構(gòu)上。6.如權(quán)利要求1所述的方法，其中該第二間隙壁包含氧化硅。7.如權(quán)利要求1所述的方法，其中該第三間隙壁包含氮化硅。8.如權(quán)利要求1所述的方法，還包含； 形成一第二介電層并填滿該第一開口； 去除部分該淺溝隔離、部分該第二介電層及部分該第一間隙壁，使該淺溝隔離與該第一間隙壁表面齊平； 去除部分該淺溝隔離及部分該第二介電層； 去除剩余的該第一間隙壁；以及 形成一氧化物-氮化物-氧化物(oxide-nitride-oxide, 0N0)堆疊層于該淺溝隔離、該第二介電層、該第一柵極結(jié)構(gòu)及該第二柵極結(jié)構(gòu)上。9.如權(quán)利要求1所述的方法，還包含利用一化學(xué)機械研磨制作工藝或一蝕刻制作工藝去除部分該淺溝隔離、部分該第二介電層及部分該第一間隙壁。10.如權(quán)利要求1所述的方法，其中該第一間隙壁包含多晶硅。11.如權(quán)利要求1所述的方法，還包含: 形成一第二介電層并填滿該第一開口； 去除該第一間隙壁以形成一第二開口及一第三開口暴露出該第一柵極結(jié)構(gòu)及該第二柵極結(jié)構(gòu)；以及 形成一多晶硅層并填滿該第二開口及該第三開口。12.—種半導(dǎo)體元件，包含: 基底; 第一柵極結(jié)構(gòu)與第二柵極結(jié)構(gòu)設(shè)于該基底上； 間隙壁，設(shè)于部分該基底中以及該第一柵極結(jié)構(gòu)與該第二柵極結(jié)構(gòu)之間； 淺溝隔離，設(shè)于該第一柵極結(jié)構(gòu)與該第二柵極結(jié)構(gòu)周圍；以及 氧化物-氮化物-氧化物(oxide-nitride-oxide, ΟΝΟ)堆疊層，設(shè)于該淺溝隔離、該間隙壁、該第一柵極結(jié)構(gòu)及該第二柵極結(jié)構(gòu)上。13.如權(quán)利要求12所述的半導(dǎo)體元件，其中該間隙壁底部與該淺溝隔離底部齊平。14.如權(quán)利要求12所述的半導(dǎo)體元件，還包含第三柵極結(jié)構(gòu)，設(shè)于該第一柵極結(jié)構(gòu)與該基底之間，以及第四柵極結(jié)構(gòu)，設(shè)于該第二柵極結(jié)構(gòu)與該基底之間。15.如權(quán)利要求14所述的半導(dǎo)體元件，其中該第三柵極結(jié)構(gòu)與該第四柵極結(jié)構(gòu)包含不摻雜的多晶硅。16.如權(quán)利要求12所述的半導(dǎo)體元件，其中該第一柵極結(jié)構(gòu)與該第二柵極結(jié)構(gòu)包含摻雜的多晶娃。17.—種半導(dǎo)體元件，包含: 基底; 第一柵極結(jié)構(gòu)與第二柵極結(jié)構(gòu)設(shè)于該基底上； 淺溝隔離，設(shè)于該第一柵極結(jié)構(gòu)與該第二柵極結(jié)構(gòu)周圍； 介電層，設(shè)于該第一柵極結(jié)構(gòu)與該第二柵極結(jié)構(gòu)之間以及部分該基底中，且該介電層的上表面低于該淺溝隔離的上表面；以及 氧化物-氮化物-氧化物(oxide-nitride-oxide, 0Ν0)堆疊層，設(shè)于該淺溝隔離、該介電層、該第一柵極結(jié)構(gòu)及該第二柵極結(jié)構(gòu)上。18.如權(quán)利要求17所述的半導(dǎo)體元件，還包含一第三柵極結(jié)構(gòu)設(shè)于該第一柵極結(jié)構(gòu)與該基底之間以及一第四柵極結(jié)構(gòu)設(shè)于該第二柵極結(jié)構(gòu)與該基底之間。19.如權(quán)利要求18所述的半導(dǎo)體元件，其中該第三柵極結(jié)構(gòu)與該第四柵極結(jié)構(gòu)包含不摻雜的多晶硅。20.如權(quán)利要求17所述的半導(dǎo)體元件，其中該第一柵極結(jié)構(gòu)與該第二柵極結(jié)構(gòu)包含摻雜的多晶娃。
【文檔編號】H01L27/115GK105826378SQ201510008095
【公開日】2016年8月3日
【申請日】2015年1月8日
【發(fā)明人】朱建隆, 陳俊宏, 邱達乾
【申請人】力晶科技股份有限公司