用于高壓器件的低成本的掩膜還原方法及器件的制作方法
【專利摘要】本發(fā)明提出了一種半導(dǎo)體器件及其制備方法，該器件包括P-型半導(dǎo)體襯底、在半導(dǎo)體襯底上方的N-型阱、在N-型阱中被一個或多個P-型隔離結(jié)構(gòu)隔開的P型區(qū)、以及在P-型區(qū)下方被隔離結(jié)構(gòu)隔開的N-型穿通阻擋層。與N-型阱相比，穿通阻擋層重摻雜。P-型區(qū)在兩個隔離結(jié)構(gòu)之間的寬度等于或小于N-型穿通阻擋層的寬度。半導(dǎo)體器件可以是雙極晶體管、CMOS器件或DMOS器件。利用本發(fā)明的技術(shù)，任意器件組合可以集成在一個單獨芯片上。
【專利說明】
用于高壓器件的低成本的掩膜還原方法及器件
技術(shù)領(lǐng)域
[0001]本發(fā)明主要涉及半導(dǎo)體器件，更確切地說，是關(guān)于在同一集成電路上集成高壓和低壓器件的結(jié)構(gòu)及其制備方法。
【背景技術(shù)】
[0002]雙極-CM0S-DM0S(B⑶)工藝技術(shù)在一個單獨的芯片上，結(jié)合了雙極晶體管、互補的金屬-氧化物-半導(dǎo)體(CMOS)器件以及雙擴散金屬-氧化物-半導(dǎo)體(DMOS)器件。雙極器件用于模擬電路，CMOS器件用于邏輯電路，DMOS器件用于高壓器件。BCD器件具有雙極晶體管的高頻和高功率驅(qū)動性能的優(yōu)勢，CMOS晶體管的低功率消耗和高集成密度的優(yōu)勢，每個DMOS晶體管的漏極和源極之間優(yōu)良的功率可控性，以及大電流和高擊穿電壓等優(yōu)勢。因此，BCD技術(shù)常用于制備高壓功率管理集成電路或模擬片上系統(tǒng)應(yīng)用，在無線便攜電子產(chǎn)品和消費電子產(chǎn)品中有著特殊應(yīng)用。
[0003]通常在BCD技術(shù)中，最高的工作電壓受到以下限制:(I)PN結(jié)垂直結(jié)構(gòu)的穿通擊穿，
(2)高壓阱至P-襯底或接地，和/或(3)其他參數(shù)。這種垂直結(jié)擊穿是外延厚度、摻雜濃度以及結(jié)深度的函數(shù)。因此，除了高壓和低壓器件的隔離之外，B⑶技術(shù)還需要一個N-型阻擋層，在高壓阱中擁有一個低壓器件，以防止穿通。圖1A表示帶有傳統(tǒng)隔離和穿通阻擋層結(jié)構(gòu)的BCD器件10的示例。器件10具有一個N-型外延層14，在P-型襯底12上。多個P-型區(qū)(P-阱)16和18位于N-外延層14中，而沒有顯示器件的具體結(jié)構(gòu)。制備掩埋的P-型區(qū)22需要一個專用掩膜，從N-外延層14的底部向上延伸到P-阱18的底部邊緣中，并且合并在一起。掩埋的P-型區(qū)22還向下延伸到襯底12中，因此使器件10與要制備其他器件的半導(dǎo)體芯片剩余區(qū)域隔離。器件10還包括一個N-型掩埋區(qū)20，在P-阱16下方，防止P-阱16和P-型襯底12之間的穿通，從而限制器件10的最大工作電壓。N-型掩埋區(qū)20在制備過程中需要一個專用掩膜。因此，通過使用一定厚度的N-外延層14，并且控制P-阱16的深度以及N-型外延區(qū)20和P-型掩埋區(qū)22之間的水平距離，可以優(yōu)化器件10的性能。
[0004]制備工藝將從襯底材料12開始，對區(qū)域20和22進行離子注入，以便分別形成在后續(xù)過程中。需要一個專用的零掩膜，刻蝕硅的未使用區(qū)域，以保留用于對準的標記。然后，在襯底材料12的上方放置一個外延層14，制備多個N-阱和P-阱從外延層的頂面開始向下延伸。通過額外的工藝，形成一種特殊功能，例如雙極晶體管或M0SFET。要注意的是，可以使用P-外延層代替N-外延層，但是需要一個額外的足夠深的輕摻雜N-阱區(qū)，將P-轉(zhuǎn)換成N-』外延只能通過P-隔離形成N-阱。
[0005]還可選擇，如圖1B所示，通過全部注入，在P-型襯底12a上方形成一個P-型掩埋層22a。另外，P-阱隔離區(qū)18a必須足夠深，以接觸P-型掩埋層22a。利用這種結(jié)構(gòu)，可以使用一個較小的掩膜。雖然圖1B所示結(jié)構(gòu)對于工作電壓相對很低(例如小于40伏)的器件來說非常好，但是當(dāng)器件具有較高的工作電壓(例如100V或更高)時，通常使用圖1A所示的結(jié)構(gòu)。
[0006]B⑶器件的制備可能需要復(fù)雜的工藝技術(shù)，以及大量的光掩膜。制備N-型掩埋區(qū)20和P-型掩埋層22以及輕摻雜的深N-阱區(qū)(圖中沒有表示出)用于制備N-阱，需要高溫長程擴散循環(huán)。此外，外延工藝昂貴。因此，傳統(tǒng)的B⑶工藝流程冗長而且昂貴，從而增加了 B⑶器件的制備成本。制備BCD器件的不同處理工藝仍然需要降低制備成本，以提高性能。
[0007]正是在這樣的背景下，提出了本發(fā)明的實施例。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的在于提供一種半導(dǎo)體器件及其制備方法，能夠在同一集成電路上集成高壓和低壓器件。
[0009]本發(fā)明的一個技術(shù)方案是提供一種半導(dǎo)體器件，包括:
一個第一導(dǎo)電類型的半導(dǎo)體襯底；
一個第二導(dǎo)電類型的第一層，在第一導(dǎo)電類型的半導(dǎo)體襯底上方；
一個或多個第一導(dǎo)電類型的隔離結(jié)構(gòu)，在一部分第二導(dǎo)電類型的第一層中，其中配置一個或多個隔離結(jié)構(gòu)，使形成在第二導(dǎo)電類型的第一層中的第一導(dǎo)電類型區(qū)域隔離，其中一個或多個隔離結(jié)構(gòu)向深處延伸，穿過第二導(dǎo)電類型的第一層，到達第一導(dǎo)電類型的半導(dǎo)體襯底；以及
一個第二導(dǎo)電類型的穿通阻擋層，在第一導(dǎo)電類型的區(qū)域下方，被第一導(dǎo)電類型的一個或多個隔離結(jié)構(gòu)隔開;其中與第二導(dǎo)電類型的第一層相比，第二導(dǎo)電類型的穿通阻擋層重摻雜，其中第一導(dǎo)電類型的區(qū)域?qū)挾鹊扔诨蛐∮诘诙?dǎo)電類型的穿通阻擋層寬度。
[0010]其中，該器件可以配置成雙極晶體管、互補型金屬-氧化物-半導(dǎo)體(CMOS)器件或雙擴散金屬-氧化物-半導(dǎo)體(DMOS)器件。
[0011]其中，該器件可以配置成N-通道橫向雙擴散金屬-氧化物-半導(dǎo)體(NLDMOS)器件、雙重降低表面電場NLDMOS器件、P-通道LDMOS (PLDMOS )器件、垂直NPN晶體管、橫向PNP晶體管或N-型結(jié)柵極場效應(yīng)晶體管(NJFET)。
[0012]其中，第一導(dǎo)電類型為P，第二導(dǎo)電類型為N。
[0013]其中，第二導(dǎo)電類型的第一層的摻雜濃度約為IX 115Cnf3。
[0014]其中，第二導(dǎo)電類型穿通阻擋層的摻雜濃度范圍為I X 116Cnf3至I X 117Cnf3左右。
[0015]本發(fā)明的另一個技術(shù)方案是提供一種半導(dǎo)體器件的制備方法，包括:
a)在第一導(dǎo)電類型的半導(dǎo)體襯底上方，制備一個第二導(dǎo)電類型的不帶圖案的第一層；
b)制備一個或多個第一導(dǎo)電類型的隔離結(jié)構(gòu)，其中一個或多個隔離結(jié)構(gòu)向深處延伸，穿過第二導(dǎo)電類型的第一層，到達第一端導(dǎo)電類型的半導(dǎo)體襯底；
c)在被一個或多個隔離結(jié)構(gòu)隔開的那部分第一層中，制備一個第一導(dǎo)電類型的區(qū)域；
并且
d)在被一個或多個隔離結(jié)構(gòu)隔開的第一導(dǎo)電類型的區(qū)域下方，制備一個第二導(dǎo)電類型的穿通阻擋層，其中與第二導(dǎo)電類型的第一層相比，第二導(dǎo)電類型的穿通阻擋層重摻雜。
[0016]其中，第一導(dǎo)電類型為P，第二導(dǎo)電類型為N。
[0017]其中，第二導(dǎo)電類型的第一層的摻雜濃度約為IX 115Cnf3。
[0018]其中，第二導(dǎo)電類型穿通阻擋層的摻雜濃度范圍為I X 116Cnf3至I X 117Cnf3左右。
[0019]其中，通過帶有隔離掩膜的離子注入以及驅(qū)動擴散工藝，制備多個隔離結(jié)構(gòu)，其中隔離掩膜與有源區(qū)掩膜制成的多個有源區(qū)圖案對準。
[0020]其中，驅(qū)動擴散工藝驅(qū)動第二導(dǎo)電類型的第一層以及第一導(dǎo)電類型的隔離結(jié)構(gòu)中的離子。
[0021]其中，利用第一阱掩膜，通過中等能量離子注入，制備第一導(dǎo)電類型的區(qū)域，利用第一阱掩膜或不同于第一阱掩膜的第二阱掩膜，通過高能離子注入，制備第二導(dǎo)電類型的穿通阻擋層，其中第一導(dǎo)電類型的區(qū)域在兩個鄰近的隔離結(jié)構(gòu)之間的寬度，等于或小于第二導(dǎo)電類型的穿通阻擋層的寬度。
[0022]其中，利用第一阱掩膜制備第一導(dǎo)電類型的區(qū)域之后，增大了第一阱掩膜開口的尺寸，然后利用相同的掩膜制備穿通阻擋層。
[0023]其中，第二導(dǎo)電類型不帶圖案的第一層，由全面注入(blanket implantat1n)制成。
[0024]其中，第二導(dǎo)電類型不帶圖案的第一層以及第二導(dǎo)電類型的穿通阻擋層都是通過沉積形成的外延層，其中第二導(dǎo)電類型的第一層在第二導(dǎo)電類型的穿通阻擋層上方。
[0025]所述的方法中，還包括在第二導(dǎo)電類型的穿通阻擋層下方以及半導(dǎo)體襯底上方，制備一個第二導(dǎo)電類型的第二層，其中外延層中的第二導(dǎo)電類型的第二層，其摻雜濃度類似于第二導(dǎo)電類型第一層的摻雜濃度。
[0026]其中，第二導(dǎo)電類型穿通阻擋層的厚度小于第二導(dǎo)電類型第一層的厚度。
[0027]綜上所述，本發(fā)明的優(yōu)點在于，通過多個方面的實施例，說明依據(jù)本發(fā)明的技術(shù)允許將雙極、CMOS和DMOS器件集成在一個單獨晶圓上。這樣有利于制備以下緊湊型器件，包括例如實現(xiàn)邏輯功能的CMOS元件，實現(xiàn)模擬器件的雙極元件，以及實現(xiàn)高壓器件的DMOS元件。
[0028]本發(fā)明能夠有效省去制備NBL和DNW昂貴的外延和高溫長程擴散循環(huán)，可以大幅降低成本。尤其是全面磷注入和場氧化物的制備，可以代替這些昂貴的工藝，同時仍然形成所需的N-阱區(qū)?；诒景l(fā)明的技術(shù)可以避免使用零掩膜，減少用于制備P-型隔離結(jié)構(gòu)、N-掩埋層穿通阻擋層和P-掩埋層的掩膜和長程高溫擴散工藝步驟。
[0029]本發(fā)明的工藝還可以使用P-型半導(dǎo)體襯底作為起始材料。襯底可以分成多個區(qū)域，用于制備不同工作電壓額定值的器件。每個區(qū)域都被本文所述的隔離結(jié)構(gòu)隔開。
【附圖說明】
[0030]閱讀以下詳細說明，并參照附圖之后，本發(fā)明的目的及優(yōu)勢將顯而易見:
圖1A和IB表示傳統(tǒng)半導(dǎo)體器件示例的剖面示意圖。
[0031]圖2A-2G表示依據(jù)本發(fā)明的一個方面，利用低成本的掩膜還原方法制備半導(dǎo)體器件的一系列剖面示意圖。
[0032]圖3表示依據(jù)圖2A-2G的方向，帶有隔離結(jié)構(gòu)和穿通阻擋層器件的剖面示意圖。
[0033]圖4A-4G表示依據(jù)本發(fā)明的各個方面，配置的各種器件的示例。
[0034]圖5A-5F表示依據(jù)本發(fā)明的一個方面，器件制備方法的一系列剖面示意圖。
[0035]圖5F’表示根據(jù)圖5A-5F所示的一種變化的方法，利用帶角度的注入，制備穿通阻擋層的剖面示意圖。
[0036]圖5F-1至5F-4表示根據(jù)圖5A-5F所示的另一種變化的方法，包括在注入之前，減小光致抗蝕劑的厚度，增大開口，以制備一個穿通阻擋層。
[0037]圖6表示依據(jù)圖5A-5F所示，帶有隔離結(jié)構(gòu)和穿通阻擋層的器件的剖面示意圖。
[0038]圖7A-7G表示依據(jù)本發(fā)明的各個方面，制備不同器件的示例。
[0039]圖8A-8F表示依據(jù)本發(fā)明的一個方面，器件制備方法的一系列剖面示意圖。
[0040]圖8B-1表示利用圖8A-8F所示的一種變化的方法，帶有隔離結(jié)構(gòu)器件的剖面示意圖。
[0041]圖9表示依據(jù)圖8A-8F的示例，帶有隔離結(jié)構(gòu)和穿通阻擋層器件的剖面示意圖。
[0042]圖10A-10E表示依據(jù)本發(fā)明的各個方面，配置各種器件的示例。
【具體實施方式】
[0043]在以下詳細說明中，參照附圖，表示本發(fā)明可以實施的典型實施例。就這一點而言，根據(jù)圖中所示方向，使用“頂部”、“底部”、“正面”、“背面”、“向前”、“向后”等方向術(shù)語。由于本發(fā)明實施例的零部件，可以位于各種不同方向上，因此所用的方向術(shù)語僅用于解釋說明，不用于局限。應(yīng)明確，無需偏離本發(fā)明的范圍，就能實現(xiàn)其他實施例，做出結(jié)構(gòu)或邏輯上的變化。因此，以下詳細說明不用于局限，本發(fā)明的范圍應(yīng)由所附的權(quán)利要求書限定。
[0044]本發(fā)明的實施例提出了一種帶有N-型穿通阻擋層的BCD器件，其中N-型穿通阻擋層形成在P-型層下方。N-型穿通阻擋層可以利用全面注入或外延沉積形成。P-型層下方的N-型穿通阻擋層，終止了到P-型襯底的穿通。另外，用于使高壓器件和低壓器件隔離的隔離結(jié)構(gòu)的制備，可以通過高能和低能硼注入以及/或者低能硼注入之后高溫/長程驅(qū)動。依據(jù)本發(fā)明的實施例，可以引入最少的光掩膜和制備工藝，制備這種BCD器件。以下提出了在P-型層下方制備N-型穿通阻擋層的三個實施例。
[0045]第一個實施例
圖2A-2G表示依據(jù)本發(fā)明的一個實施例，器件制備方法的一系列剖面示意圖。如圖2A所示，工藝從P-型半導(dǎo)體襯底202作為初始材料刻蝕。襯底202可以分成多個區(qū)域，用于制備不同工作電壓額定值的器件。每個區(qū)域都由下文所述的隔離結(jié)構(gòu)隔離。為了示例，圖中表示形成在兩個隔離結(jié)構(gòu)之間的半導(dǎo)體器件。這樣做是為了說明常用的制備工藝，并不用于限制本發(fā)明的任何實施例。要理解的是，半導(dǎo)體器件可以是雙極晶體管、CMOS器件或DMOS器件。還應(yīng)理解，利用以下說明提出的技術(shù)，任意器件組合可以集成在一個單獨的芯片上。
[0046]在P-型襯底202上首先生長屏蔽氧化物(例如一層二氧化硅S12)。屏蔽氧化物的厚度范圍為200至300A(埃)。屏蔽氧化物終止了溝道作用，用作保護P-型襯底表面的一個蓋。然后，通過全面磷注入，在P-型襯底202上方形成一個N-型層204，如圖2B所示。N-型層204的摻雜濃度約為I X 1015cm—3。
[0047]在圖2C中，可以在N-型層204上方，沉積一個氮化硅(SiN)層206 AiN層206的厚度約為1000A至2000A左右。光致抗蝕劑(圖中沒有表示出)形成在層206上，形成圖案，作為有源區(qū)掩膜。通過光致抗蝕劑中的開口，刻蝕掉暴露于蝕刻劑的那部分層206，形成SiN圖案206，刻蝕在N-型層204的表面終止。然后，形成一個隔離掩膜208，定義隔離區(qū)。也就是說，隔離掩膜208為隔離結(jié)構(gòu)覆蓋不接受硼注入的區(qū)域。如圖2D所示，將隔離掩膜208對準到有源區(qū)掩膜制成的SiN圖案206。因此，可以省去用于對準的零掩膜。通過硼注入，形成一個或多個P-型隔離結(jié)構(gòu)210。
[0048]在圖2E中，利用熱場氧化循環(huán)，生長場氧化物212，并且驅(qū)動磷和硼，分別形成N-型阱204和P-型隔離結(jié)構(gòu)210。也就是說，利用隔離掩膜208，只通過一次掩膜工藝，就能形成N-型阱204和P-型隔離區(qū)210。要注意的是，如果使用淺溝槽隔離物(STI)的話，那么襯里氧化循環(huán)可以用于驅(qū)動。
[0049]制備深N-阱(DNW)掩膜214，定義N掩埋層(NBL)區(qū)。通過掩膜214中的開口，進行高能注入，制備一個掩埋N-型穿通阻擋層216，如圖2F所示。DNW注入接受低溫短程擴散，保護急劇銳化的注入形狀。穿通阻擋層216用作重摻雜的N-型掩埋層，摻雜濃度范圍為I X117Cnf3至I X 118Cnf3左右。此后，利用另一個光掩膜220，利用中等注入能量的P-型注入(例如硼)，在較深的N-型穿通阻擋層216上方形成P-型層/區(qū)218，如圖2G所示。在本例中，P-型區(qū)218在兩個鄰近的隔離結(jié)構(gòu)之間的厚度，小于穿通阻擋層216的厚度。在一些實施例中，P-型層/區(qū)218可以是用于LV NMOS本體的P-阱，用于VNPN基極的P-基極，或用于PLDMOS漏極延伸物的P-漂移。由于N-型注入和P-型注入使用兩個單獨的掩膜，因此P-型層218和N-型穿通阻擋層216的尺寸不同。
[0050]依據(jù)本發(fā)明的各個方面，省去制備NBL和DNW昂貴的外延和高溫長程擴散循環(huán)，可以大幅降低成本。尤其是全面磷注入和場氧化物的制備，可以代替這些昂貴的工藝，同時仍然形成所需的N-阱區(qū)。除了避免必須使用昂貴的外延工藝之外，關(guān)于第一個實施例的本方法還可以節(jié)省成本，并且避免必須使用零掩膜，減少用于制備P-型隔離結(jié)構(gòu)210、N-掩埋層穿通阻擋層216和P-掩埋層218的掩膜和長程高溫擴散工藝步驟。
[0051]圖3表示依據(jù)本發(fā)明的上述實施例，帶有隔離結(jié)構(gòu)和穿通阻擋層器件的剖面示意圖。確切地說，器件可以形成在N-型穿通阻擋層216上方的N-型阱204中，以及兩個鄰近的P-型隔離結(jié)構(gòu)210之間，其中穿通阻擋層216上方的P-型層218的寬度，小于穿通阻擋層216的寬度。N-型穿通阻擋層216終止P-型層/區(qū)218和P-型襯底202之間的穿通或聯(lián)通。要理解的是，該器件可以是雙極晶體管、CMOS或DMOS器件。圖4A-4G表示依據(jù)本發(fā)明的實施例，配置的各種器件的示例。對于本領(lǐng)域的技術(shù)人員來說，這些器件眾所周知，因此，為了簡便，省去了這些器件的功能說明以及制備工藝。
[0052]圖4A表示器件401的有源區(qū)配置成低壓CMOS，包括一個匪OS形成在P-阱區(qū)(P-型層/區(qū))218中，以及一個PMOS形成在N-阱區(qū)410中。P-阱區(qū)中NMOS的工作電壓范圍為1-10伏，并且可以浮動至高于接地端的電勢。器件結(jié)構(gòu)的隔離，使這種器件具有較低的噪聲。
[0053]圖4B表示一個可選實施例，其中器件402的要求配置成一個N-通道LDMOS，包括一個N+源極區(qū)420位于P-阱區(qū)218中，以及一個N+漏極接觸吸引區(qū)422位于N-阱或N-漂流區(qū)424中。
[0054]圖4C表示雙重降低表面電場NLDMOS器件403的一個可選實施例，雙重降低表面電場NLDMOS器件403形成在兩個P-型隔離結(jié)構(gòu)210之間的N-型阱204中。器件403的有源區(qū)包括一個N+源極區(qū)430，位于P-阱區(qū)218中，以及一個N+漏極接觸吸引區(qū)432，位于N-阱區(qū)434中。雙重降低表面電場NLDMOS器件403在橫向器件導(dǎo)通狀態(tài)下(Rds-Cin)，為源極和漏極之間提供低電阻。
[0055]圖4D表示P-通道LDMOS器件404的一個可選實施例，P-通道LDMOS器件404形成在兩個P-型隔離結(jié)構(gòu)210之間的N-型阱204中。除了P+源極區(qū)440現(xiàn)位于N-阱區(qū)444中，作為本體，P+漏極接觸吸引區(qū)442現(xiàn)位于P-阱或P漂流區(qū)218中，作為漏極之外，P-通道LDMOS 404可以用與圖4B所示相同的方式制備。
[0056]圖4E表示高壓垂直NPN晶體管(VNPN)405的一個可選實施例，高壓垂直NPN晶體管(VNPN)405形成在兩個P-型隔離結(jié)構(gòu)210之間。器件405的有源區(qū)包括一個重摻雜N+區(qū)450，位于高壓P-阱區(qū)(HVPW)218中。重摻雜N+區(qū)450、p-阱區(qū)218以及P-阱218下方的N-型區(qū)216和204，配置帶有N+區(qū)450的垂直NPN，作為發(fā)射極，P-阱218作為基極，HVPW 218下方的N-型區(qū)作為集電極。位于HVPW 218中的P+區(qū)452為基極提供接觸傳感器，同時位于HVPW 218以外的N-型阱204頂部的N-型區(qū)454，為集電極提供接觸傳感器。
[0057]圖4F表示一個可選實施例，其中器件406的要求配置成橫向PNP(LPNP)，包括P區(qū)460作為發(fā)射極，P環(huán)462作為集電極包圍著中心P發(fā)射極區(qū)460，N環(huán)464作為基極接觸傳感器，包圍著集電極P環(huán)462和發(fā)射極P區(qū)460。
[0058]圖4G表示N-型結(jié)柵極場效應(yīng)晶體管(NJFET)407的一個可選實施例，N-型結(jié)柵極場效應(yīng)晶體管(NJFET)407形成在兩個P-型隔離結(jié)構(gòu)210之間。器件407的有源區(qū)包括一個重摻雜P+區(qū)470，位于P-阱區(qū)218中，作為柵極。柵極接觸N-型區(qū)216，構(gòu)成一個PN結(jié)。
[0059]第二個實施例
圖5A-5F表示依據(jù)本發(fā)明的一個實施例，器件制備方法的一系列剖面示意圖。在圖5A中，該工藝使用P-型半導(dǎo)體襯底502作為起始材料。襯底502可以分成多個區(qū)域，用于制備不同工作電壓額定值的器件。每個區(qū)域都被下文所述的隔離結(jié)構(gòu)隔開。為了示例，該圖表示形成在兩個隔離結(jié)構(gòu)之間的半導(dǎo)體器件。這只是為了表示通用的制備工藝，并不意味著對本發(fā)明實施例的局限。要理解的是，該半導(dǎo)體器件可以是雙極晶體管、CMOS器件或DMOS器件。還應(yīng)理解的是，利用下文中所述的技術(shù)，任意器件組合都可以集成在一個單獨芯片上。
[0060]在P-型襯底502上生長厚度為200-300A的屏蔽氧化物(例如一層二氧化硅S12)之后，通過全面磷注入，在P-型襯底502上方制備一個N-型層504，如圖5B所示。N-型層204的摻雜濃度約為I X 1015cm—3。
[0061 ] 在圖5C中，一層氮化硅(SiN)506可以沉積在N-型層504上方。SiN層506的厚度約為1000A至2000A左右。在層506上形成光致抗蝕劑(圖中沒有表示出)，形成圖案，作為有源區(qū)掩膜。通過光致抗蝕劑中的開口，刻蝕掉暴露于蝕刻劑的那部分層506，構(gòu)成SiN圖案506，刻蝕在N-型層504的表面上終止。然后，制備一個隔離掩膜508，以定義隔離區(qū)。也就是說，隔離掩膜508為隔離結(jié)構(gòu)覆蓋了沒有接受硼注入的區(qū)域。如圖5D所示，隔離掩膜508對準到有源區(qū)掩膜制成的SiN圖案506。從而，可以省去用于對準的零掩膜。然后，通過硼注入，制備P-型隔尚層510。
[0062]在圖5E中，利用熱場氧化循環(huán)，生長場氧化物512，還驅(qū)動磷和硼，分別構(gòu)成N-型阱504和P-型隔離區(qū)510。也就是說，利用隔離掩膜508，可以只用一個掩膜步驟，就制成N-型阱504和P-型隔離區(qū)510。要注意的是，如果使用淺溝槽隔離物(STI)的話，襯里氧化循環(huán)將作為驅(qū)動。
[0063]圖5F表示利用一個掩膜步驟，可以在較高能量下進行重摻雜N型注入，在較低能量下進行P型注入。也就是說，可以省去深N-阱(DNW)掩膜步驟。確切地說，利用光掩膜514，通過高能N-型注入(例如磷)制備N-型穿通阻擋層516，通過P-型注入(例如硼)在中等注入能量下，在較深的η-型穿通阻擋層516上方，形成一個P-型層/區(qū)518』-型穿通阻擋層516重摻雜，其摻雜濃度范圍為I X 116Cnf3至I X 118Cnf3左右。DNW注入接受低溫短程擴散，保存了急劇尖銳的注入形狀。在一些實施例中，P-型層/區(qū)518對LV匪OS本體來說，可以P-阱，對于VNPN基極來說，可以是P-基極，或者對于PLDMOS漏極延伸物來說，可以是P-漂移。要注意的是，由于N-型和P-型注入物使用一個單獨的掩膜，因此N-型穿通阻擋層516和P-型層/區(qū)518的厚度相同。在本結(jié)構(gòu)中，P型層518下方的重摻雜N型穿通阻擋層516，終止了P型層518和P-型襯底502之間的穿通。
[0064]必須有一個比P型層518更寬的N型穿通阻擋層516，以防止從P型層518的拐角到P-型襯底502的穿通。圖5F’表示一種可能的實施例，其中利用帶角度的注入，制備比P-型層518更寬的穿通阻擋層516。帶角度的注入通常包括指揮與襯底表面呈一定角度的一束離子，同時在垂直于表面的軸周圍旋轉(zhuǎn)襯底。通過控制注入的角度和能量，注入穿通阻擋層516的N-型摻雜物可以制得足夠深、足夠?qū)挘瑥亩苊獯┩ā?br>[0065]在另一個可能的實施例中，在中等能量的P-型注入和高能N-型注入之間，進行光致抗蝕劑514的部分灰化，如圖5F-1至5F-3所示。確切地說，圖5E的工藝之后，在圖5E的結(jié)構(gòu)上形成光致抗蝕劑514，并形成圖案，如圖5F-1所示。利用中等能量P-型注入，制備P-型層518。然后，通過光致抗蝕劑514的部分灰化，減小光致抗蝕劑514的厚度，增大掩膜開口的寬度，如圖5F-2所示。在圖5F-3中，通過高能N-型注入，在P-型層518下方制備N型穿通阻擋層516。如圖5F-3所示，較深的N型穿通阻擋層516比形成在上方的P-型層518更寬。在一個可選的進一步改進方案中，通過帶角度的注入N-型注入物，使穿通阻擋層516更寬，如圖5F-4所不O
[0066]圖6表示依據(jù)本發(fā)明的上述實施例，帶有隔離結(jié)構(gòu)和穿通阻擋層的器件600的剖面示意圖。確切地說，器件可以形成在N-型穿通阻擋層516上方的N-型阱504中，以及兩個鄰近的P-型隔離結(jié)構(gòu)510之間，其中穿通阻擋層516上方的P-型層518的尺寸近似相等。N-型穿通阻擋層516終止了 P-型層/區(qū)518和P-型襯底502之間的穿通。要理解的是，該器件可以是雙極晶體管、CMOS或DMOS器件。與上述第一個實施例所述的方法類似，第二個實施例的方法還避免了使用零掩膜和外延層。另外，與第二個實施例相關(guān)的方法可以節(jié)省成本，減少掩膜步驟，避免了制備P-型隔離結(jié)構(gòu)510、N-掩埋層穿通阻擋層516和P-型層518過程中的長程高溫擴散工藝。
[0067]圖7A-7G表示依據(jù)本發(fā)明的實施例，配置不同器件的示例。對于本領(lǐng)域的技術(shù)人員來說，這些器件眾所周知，因此可以省去這些器件的功能說明以及制備工藝。
[0068]圖7A表示一個低壓CMOS器件701，形成在兩個P-型隔離結(jié)構(gòu)510之間的N-型阱504中。器件701的有源區(qū)包括形成在P-阱區(qū)(P-型層/區(qū))518中的匪OS，以及形成在N-阱區(qū)710中的PMOS。
[0069]圖7B表示一個可選實施例，其中器件702的有源區(qū)配置成N-通道LDM0S，N-通道LDMOS包括一個位于P-阱區(qū)518中的N+源極區(qū)720，以及一個位于N-阱724中的N+漏極接觸傳感區(qū)722。
[0070]圖7C表示雙重降低表面電場NLDMOS器件703的一個可選實施例，雙重降低表面電場NLDMOS器件703形成在兩個P-型隔離結(jié)構(gòu)510之間的N-型阱504中。器件703的有源區(qū)包括一個N+源極區(qū)730，位于P-阱區(qū)218中，以及一個N+漏極接觸傳感區(qū)732，位于N-阱區(qū)734中。雙重降低表面電場NLDMOS器件703在橫向器件帶有超級結(jié)的導(dǎo)通狀態(tài)下(Rds-Cin)，為源極和漏極之間提供低電阻。
[0071 ] 圖7D表示P-通道LDMOS器件704的一個可選實施例，P-通道LDMOS器件704形成在兩個P-型隔離結(jié)構(gòu)510之間的N-型阱504中。除了P+源極區(qū)740現(xiàn)位于N-阱區(qū)744中，作為本體，P+漏極接觸傳感區(qū)742現(xiàn)位于P-阱區(qū)518中，作為漏極之外，P-通道LDMOS 704可以用與圖4B所示相同的方式制備。
[0072]圖7E表示高壓垂直NPN晶體管(VNPN)705的一個可選實施例，高壓垂直NPN晶體管(VNPN)705形成在兩個P-型隔離結(jié)構(gòu)510之間。器件705的有源區(qū)包括一個重摻雜N+區(qū)750，位于高壓P-阱區(qū)(HVPW)518中。重摻雜N+區(qū)750、P-阱區(qū)518以及P-阱518下方的N-型區(qū)516和504，配置帶有N+區(qū)750的垂直NPN，作為發(fā)射極，P-阱518作為基極，HVPW 518下方的N-型區(qū)作為集電極。位于HVPW 5中的P+區(qū)752為基極提供接觸傳感器，同時位于HVPW 518以外的N-型阱504頂部的N-型區(qū)754，為集電極提供接觸傳感器。
[0073]圖7F表示一個可選實施例，其中器件706的要求配置成橫向PNP(LPNP)，包括P區(qū)760作為發(fā)射極，P環(huán)462作為集電極包圍著中心P發(fā)射極區(qū)760，N環(huán)764作為基極接觸傳感器，包圍著集電極P環(huán)762和發(fā)射極P區(qū)760。
[0074]圖7G表示N-型結(jié)柵極場效應(yīng)晶體管(NJFET)707的一個可選實施例，N-型結(jié)柵極場效應(yīng)晶體管(NJFET)707形成在兩個P-型隔離結(jié)構(gòu)510之間。器件707的有源區(qū)包括一個重摻雜P+區(qū)770，位于P-阱區(qū)518中，作為柵極。柵極接觸N-型區(qū)516，構(gòu)成一個PN結(jié)。
[0075]第三個實施例
圖8A-8F表示依據(jù)本發(fā)明的一個實施例，器件制備方法的一系列剖面示意圖。在圖8A中，該工藝使用P-型半導(dǎo)體襯底802作為起始材料。襯底802可以分成多個區(qū)域，用于制備不同工作電壓額定值的器件。每個區(qū)域都被下文所述的隔離結(jié)構(gòu)隔開。為了示例，該圖表示形成在兩個隔離結(jié)構(gòu)之間的半導(dǎo)體器件。這只是為了表示通用的制備工藝，并不意味著對本發(fā)明實施例的局限。要理解的是，該半導(dǎo)體器件可以是雙極晶體管、CMOS器件或DMOS器件。還應(yīng)理解的是，利用下文中所述的技術(shù)，任意器件組合都可以集成在一個單獨芯片上。
[0076]然后，代替進行全面注入，通過外延沉積在P-型襯底802上制備N-型外延結(jié)構(gòu)。N-型外延結(jié)構(gòu)包括兩個或三個N-型外延層。在本例中，N-型外延結(jié)構(gòu)包括兩層，如圖8B所示，底層804是較重摻雜層，摻雜濃度范圍為I X 116Cnf3至I X 117Cnf3左右，頂層805是次重摻雜層，摻雜濃度約為lX1015cm—3。底層804的厚度約為0.5μm，頂層806的厚度約為l-2μm。在三層結(jié)構(gòu)的示例中，如圖8B-1所示，較重摻雜層夾在兩個次重摻雜層803和805之間。為了解釋說明，圖8C-8F僅表示出了帶有兩層N-外延結(jié)構(gòu)的器件制備的剖面示意圖。
[0077]在N-型外延結(jié)構(gòu)上生長屏蔽氧化物之后，可以在上方沉積一個氮化硅層(SiN)。SiN層806的厚度約為1000A至2000A左右。在層806上制備光致抗蝕劑(圖中沒有表示出)，并形成圖案，作為有源區(qū)掩膜。通過光致抗蝕劑中的開口，刻蝕掉暴露于蝕刻劑的那部分層806，形成SiN圖案806，如圖8C所示。
[0078]形成一個隔離掩膜808，定義隔離區(qū)。也就是說，隔離掩膜808為隔離結(jié)構(gòu)覆蓋不接受硼注入的區(qū)域。如圖8D所示，將隔離掩膜808對準到有源區(qū)掩膜制成的SiN圖案806。因此，可以省去用于對準的零掩膜。通過硼注入，形成P-型隔離層810。
[0079]在圖SE中，利用熱場氧化循環(huán)，生長場氧化物812，并且驅(qū)動磷和硼，分別形成N-型阱804和P-型隔離結(jié)構(gòu)810。也就是說，利用隔離掩膜808，只通過一次掩膜工藝，就能形成N-型阱804和P-型隔離區(qū)810。要注意的是，如果使用淺溝槽隔離物(STI)的話，那么襯里氧化循環(huán)可以用于驅(qū)動。
[0080]在圖8F中，通過光掩膜814，可以利用P-型注入中等能量，在N-型外延層805中制備P-型層818。要注意的是，在本實施例中，不需要N-型注入。P-型層818下方的重摻雜N-型外延層804終止了P-型層和P-型襯底802之間的穿通。因此，可以省去DNW掩膜過程。在本實施例中，優(yōu)化N-外延結(jié)構(gòu)的厚度和摻雜濃度非常重要。
[0081]圖9表示依據(jù)本發(fā)明的上述實施例，帶有隔離結(jié)構(gòu)和穿通阻擋層的器件900的剖面示意圖。確切地說，器件900具有一個三層N-外延結(jié)構(gòu)。重摻雜N-外延層804夾在次重摻雜層803和805之間。器件形成在N-外延層804上方的N-外延層805中，以及兩個鄰近的P-型隔離結(jié)構(gòu)810之間。N-外延層804作為穿通阻擋層，終止了P-型層/區(qū)818和P-型襯底802之間穿通。要理解的是，該器件可以是雙極晶體管、CMOS或DMOS器件。
[0082]雖然使用了外延工藝，但是與第三個實施例有關(guān)的上述方法仍然可以節(jié)省成本，避免使用零掩膜，減少掩膜工藝，避免了制備P-型隔離結(jié)構(gòu)810、N-掩埋層穿通阻擋層816和P-型層818過程中的長程高溫擴散工藝。
[0083]圖10A-10E表示依據(jù)本發(fā)明的實施例，配置不同器件的示例。對于本領(lǐng)域的技術(shù)人員來說，這些器件眾所周知，因此可以省去這些器件的功能說明以及制備工藝。
[0084]圖1OA表示一個低壓CMOS器件1001，形成在兩個P-型隔離結(jié)構(gòu)810之間的N-型層805中。器件1001的有源區(qū)包括形成在P-阱區(qū)(P-型層/區(qū))818中的NM0S，以及形成在N-阱區(qū)1010 中的 PM0S。
[0085]圖1OB表示一個可選實施例，其中器件1002的有源區(qū)配置成N-通道LDM0S，N-通道LDMOS包括一個位于P-阱區(qū)818中的N+源極區(qū)1020，以及一個位于N-阱1024中的N+漏極接觸傳感區(qū)1022。
[0086]圖1OC表不雙重降低表面電場NLDMOS器件1003的一個可選實施例，雙重降低表面電場NLDMOS器件1003形成在兩個P-型隔離結(jié)構(gòu)810之間的N-外延層805中。器件1003的有源區(qū)包括一個N+源極區(qū)1030，位于P-阱區(qū)818中，以及一個N+漏極接觸傳感區(qū)1032，位于N-阱區(qū)1034中。雙重降低表面電場NLDMOS器件1003在橫向器件導(dǎo)通狀態(tài)下(Rds-Cin)，通過超級結(jié)在源極和漏極之間提供低電阻。
[0087]圖1OD表示P-通道LDMOS器件1004的一個可選實施例，P-通道LDMOS器件1004形成在兩個P-型隔離結(jié)構(gòu)810之間的N-外延層805中。除了P+源極區(qū)1040現(xiàn)位于N-阱區(qū)1044中，作為本體，P+漏極接觸吸引區(qū)1042現(xiàn)位于P-阱區(qū)818中，作為漏極之外，P-通道LDM0S1004可以用與圖4B所示相同的方式制備。
[0088]圖1OE表示高壓垂直NPN晶體管(VNPN)1005的一個可選實施例，高壓垂直NPN晶體管(VNPNH005形成在兩個P-型隔離結(jié)構(gòu)810之間。器件1005的有源區(qū)包括一個重摻雜N+區(qū)1050，位于高壓P-阱區(qū)(HVPW)818中。重摻雜N+區(qū)1050、P-阱區(qū)818以及P-阱818下方的N-外延層805、804和803，配置帶有N+區(qū)1050的垂直NPN，作為發(fā)射極，P-阱818作為基極，HVPW818下方的N-外延層作為集電極。位于HVPW中的P+區(qū)1052為基極提供接觸傳感器，同時位于HVPW 818以外的N-型層805頂部的N-區(qū)1054，為集電極提供接觸傳感器。另外，依據(jù)第三個實施例，器件的有源區(qū)可以配置成橫向PNP，與圖7F所示的有源區(qū)類似，或者配置成N-型結(jié)柵極場效應(yīng)晶體管(NJFET)，與圖7G所示的要求類似。
[0089]本發(fā)明的各個方面允許將雙極、CMOS和DMOS器件集成在一個單獨晶圓上。這樣有利于制備以下緊湊型器件，包括例如實現(xiàn)邏輯功能的CMOS元件，實現(xiàn)模擬器件的雙極元件，以及實現(xiàn)高壓器件的DMOS元件。
[0090]因此，本發(fā)明的范圍不應(yīng)局限于以上說明，而應(yīng)由所附的權(quán)利要求書及其全部等效內(nèi)容決定。本方法中所述步驟的順序并不用于局限進行相關(guān)步驟的特定順序的要求。任何可選件(無論首選與否)，都可與其他任何可選件(無論首選與否)組合。在以下權(quán)利要求中，除非特別聲明，否則不定冠詞“一個”或“一種”都指本文內(nèi)容中的一個或多個項目的數(shù)量。除非在指定的權(quán)利要求中用“意思是”特別指出，否則所附的權(quán)利要求書應(yīng)認為是包括意義及功能的限制。權(quán)利要求書中沒有用“意思是”特別指出用于特定功能的任意項目，都不應(yīng)認為是具體所述的“意思”或“步驟”。
【主權(quán)項】
1.一種半導(dǎo)體器件，其特征在于，包括: 一個第一導(dǎo)電類型的半導(dǎo)體襯底； 一個第二導(dǎo)電類型的第一層，在第一導(dǎo)電類型的半導(dǎo)體襯底上方； 一個或多個第一導(dǎo)電類型的隔離結(jié)構(gòu)，在一部分第二導(dǎo)電類型的第一層中，其中配置一個或多個隔離結(jié)構(gòu)，使形成在第二導(dǎo)電類型的第一層中的一個第一導(dǎo)電類型的區(qū)域隔離，其中一個或多個隔離結(jié)構(gòu)向深處延伸，穿過第二導(dǎo)電類型的第一層，到達第一導(dǎo)電類型的半導(dǎo)體襯底；以及 一個第二導(dǎo)電類型的穿通阻擋層，在第一導(dǎo)電類型的區(qū)域下方，被第一導(dǎo)電類型的一個或多個隔離結(jié)構(gòu)隔開;其中與第二導(dǎo)電類型的第一層相比，第二導(dǎo)電類型的穿通阻擋層重摻雜，其中第一導(dǎo)電類型的區(qū)域?qū)挾鹊扔诨蛐∮诘诙?dǎo)電類型的穿通阻擋層寬度。2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，其中該器件配置成雙極晶體管、互補型金屬-氧化物-半導(dǎo)體器件或雙擴散金屬-氧化物-半導(dǎo)體器件。3.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，其中該器件配置成N-通道橫向雙擴散金屬-氧化物-半導(dǎo)體器件、雙重降低表面電場NLDMOS器件、P-通道LDMOS器件、垂直NPN晶體管、橫向PNP晶體管或N-型結(jié)柵極場效應(yīng)晶體管。4.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，其中第一導(dǎo)電類型為P，第二導(dǎo)電類型為N。5.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，其中第二導(dǎo)電類型的第一層的摻雜濃度為 lX1015cm—3。6.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，其中第二導(dǎo)電類型的穿通阻擋層的摻雜濃度范圍為I X 116Cnf3至I X 1017cm—3。7.一種半導(dǎo)體器件的制備方法，其特征在于，包括: a)在第一導(dǎo)電類型的半導(dǎo)體襯底上方，制備一個第二導(dǎo)電類型的不帶圖案的第一層； b)制備一個或多個第一導(dǎo)電類型的隔離結(jié)構(gòu)，其中一個或多個隔離結(jié)構(gòu)向深處延伸，穿過第二導(dǎo)電類型的第一層，到達第一導(dǎo)電類型的半導(dǎo)體襯底； c)在被一個或多個隔離結(jié)構(gòu)隔開的那部分第一層中，制備一個第一導(dǎo)電類型的區(qū)域；并且 d)在被一個或多個隔離結(jié)構(gòu)隔開的第一導(dǎo)電類型的區(qū)域下方，制備一個第二導(dǎo)電類型的穿通阻擋層，其中與第二導(dǎo)電類型的第一層相比，第二導(dǎo)電類型的穿通阻擋層重摻雜。8.如權(quán)利要求7所述的制備方法，其特征在于，其中第一導(dǎo)電類型為P，第二導(dǎo)電類型為N。9.如權(quán)利要求7所述的制備方法，其特征在于，其中第二導(dǎo)電類型的第一層的摻雜濃度為I X 115Cnf3010.如權(quán)利要求7所述的制備方法，其特征在于，其中第二導(dǎo)電類型穿通阻擋層的摻雜濃度范圍為I X 1016cm-3至I X 117Cnf3011.如權(quán)利要求7所述的制備方法，其特征在于，其中通過帶有隔離掩膜的離子注入以及驅(qū)動擴散工藝，制備多個隔離結(jié)構(gòu)，其中隔離掩膜與有源區(qū)掩膜制成的多個有源區(qū)圖案對準。12.如權(quán)利要求11所述的制備方法，其特征在于，其中驅(qū)動擴散工藝驅(qū)動第二導(dǎo)電類型的第一層以及第一導(dǎo)電類型的隔離結(jié)構(gòu)中的離子。13.如權(quán)利要求7所述的制備方法，其特征在于，其中利用第一阱掩膜，通過中等能量離子注入，制備第一導(dǎo)電類型的區(qū)域，以及利用第一阱掩膜或不同于第一阱掩膜的第二阱掩膜，通過高能離子注入，制備第二導(dǎo)電類型的穿通阻擋層，其中第一導(dǎo)電類型的區(qū)域在兩個鄰近的隔離結(jié)構(gòu)之間的寬度，等于或小于第二導(dǎo)電類型的穿通阻擋層的寬度。14.如權(quán)利要求7所述的制備方法，其特征在于，利用第一阱掩膜制備第一導(dǎo)電類型的區(qū)域之后，增大第一阱掩膜開口的尺寸，然后利用相同的掩膜制備穿通阻擋層。15.如權(quán)利要求7所述的制備方法，其特征在于，其中第二導(dǎo)電類型的不帶圖案的第一層，由全面注入制成。16.如權(quán)利要求7所述的制備方法，其特征在于，其中第二導(dǎo)電類型的不帶圖案的第一層以及第二導(dǎo)電類型的穿通阻擋層都是通過沉積形成的外延層，其中第二導(dǎo)電類型的第一層在第二導(dǎo)電類型的穿通阻擋層上方。17.如權(quán)利要求16所述的制備方法，其特征在于，還包括在第二導(dǎo)電類型的穿通阻擋層下方以及半導(dǎo)體襯底上方，制備一個第二導(dǎo)電類型的第二層，其中外延層中的第二導(dǎo)電類型的第二層，其摻雜濃度類似于第二導(dǎo)電類型的第一層的摻雜濃度。18.如權(quán)利要求16所述的制備方法，其特征在于，其中第二導(dǎo)電類型的穿通阻擋層的厚度小于第二導(dǎo)電類型的第一層的厚度。
【文檔編號】H01L27/04GK105931983SQ201610074498
【公開日】2016年9月7日
【申請日】2016年2月2日
【發(fā)明人】秀明土子, 雷燮光
【申請人】萬國半導(dǎo)體股份有限公司