專利名稱：：在混合取向晶體管中防止電荷損傷的保護(hù)的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及半導(dǎo)體集成電路，更具體地，涉及一種防止電荷損傷的結(jié)構(gòu)和方法，特別在制造集成電路期間。
背景技術(shù)：
：改善集成電路的性能是集成電路設(shè)計(jì)不斷的目標(biāo)?；パa(bǔ)金屬氧化物半導(dǎo)體("CMOS")電路使用n型場(chǎng)效應(yīng)晶體管("NFET")和p型場(chǎng)效應(yīng)晶體管("PFET")。由于NFET和PFET以不同的方式工作，在NFET和PFET的工作條件能具體適應(yīng)每種類型晶體管的獨(dú)特需要時(shí)，CMOS電路中性能得到最大改善?；旌先∠蚣夹g(shù)("HOT")涉及一種制造CMOS電路的方法，其中NFET具有與半導(dǎo)體村底的一個(gè)晶向?qū)R的縱向方向，PFET具有與襯底的不同的晶向?qū)R的縱向方向。當(dāng)縱向方向(溝道區(qū)域的長(zhǎng)度方向)的取向與<001>晶向一致時(shí)，由于在此晶向電子的遷移率更大，在NFET中能夠?qū)崿F(xiàn)更大的開(kāi)啟電流和更快的切換。此外，當(dāng)縱向方向的取向與<110>晶向一致時(shí)，由于在此晶向空穴的遷移率更大，在PFET中能夠?qū)崿F(xiàn)更大的開(kāi)啟電流和更快的切換。不幸的是，NFET和PFET的縱向方向不能簡(jiǎn)單地通過(guò)將NFET和PFET布置在平行于頂表面，即半導(dǎo)體襯底的主表面，的不同水平方向上而與這些不同的晶向?qū)R。<001〉晶向的取向相對(duì)于<110>晶向所在的平面呈一角度。因此，具有這些不同晶向的晶體管只能通過(guò)形成半導(dǎo)體襯底的具有不同晶向的區(qū)域和在這些不同區(qū)域中制造NFET和PFET來(lái)實(shí)現(xiàn)。通過(guò)使用鍵合的絕緣體上半導(dǎo)體(semiconductor-on-insulator，"SOI")和外延生長(zhǎng)技術(shù)，有可能在襯底的主表面提供具有不同晶向的半導(dǎo)體區(qū)域。但是，在通過(guò)外延區(qū)域?qū)OI晶體管區(qū)域連接到體半導(dǎo)體襯底區(qū)域時(shí)產(chǎn)生了新的問(wèn)題。這些問(wèn)題包括在制造期間更易受靜電放電損傷。在制造半導(dǎo)體集成電路中使用的某些工藝?yán)绲入x子體蝕刻和沉積能夠S1起靜電電荷在這些電路的金屬或其他導(dǎo)電結(jié)構(gòu)中積累。當(dāng)未被保護(hù)時(shí)，某些半導(dǎo)體器件，特別是那些包括薄的介電結(jié)構(gòu)的器件，能被介電結(jié)構(gòu)上過(guò)高的電壓損傷。具體地，施加到場(chǎng)效應(yīng)晶體管的柵導(dǎo)體或半導(dǎo)體區(qū)域的高電壓能夠?qū)е翹FET和PFET的柵介電層擊穿，使它們不能工作?；旌先∠蚣夹g(shù)("HOT")在同一電路中同時(shí)使用體器件如晶體管，以及SOI器件。HOT工藝與傳統(tǒng)工藝對(duì)比在于單獨(dú)的電路通過(guò)只使用體器件或只使用SOI器件來(lái)實(shí)現(xiàn)。傳統(tǒng)地，體器件需要二極管保護(hù)來(lái)防止電荷損傷引起的作用，而SOI器件內(nèi)在堅(jiān)固、不需要任何保護(hù)。在一些電路設(shè)計(jì)中，體器件和SOI器件共享端子引起發(fā)生電荷損傷的新情況。由于這些原因，需要新的保護(hù)方案以保護(hù)HOT電路中的器件不受電荷損傷。
發(fā)明內(nèi)容在本發(fā)明的實(shí)施例中，提供了一種包括混合取向的互補(bǔ)金屬氧化物半導(dǎo)體("CMOS")結(jié)構(gòu)的芯片。在該CMOS結(jié)構(gòu)中，體器件設(shè)置在半導(dǎo)體村底第一區(qū)域中，該第一區(qū)域與在其下方的襯底的體區(qū)域相導(dǎo)通，第一區(qū)域和體區(qū)域具有第一晶向，體器件還包括在第一區(qū)域上的第一柵導(dǎo)體。SOI器件設(shè)置在通過(guò)掩埋介電層(burieddielectriclayer)與襯底的體區(qū)域分離的絕緣體上半導(dǎo)體("SOI")層中。SOI層具有不同于第一晶向的第二晶向，SOI器件包括在襯底的SOI層上的第二柵導(dǎo)體。在本發(fā)明的一個(gè)優(yōu)選實(shí)施例中，第二柵導(dǎo)體與第一柵導(dǎo)體相導(dǎo)通。CMOS結(jié)構(gòu)還包括設(shè)置在襯底的與體區(qū)域相導(dǎo)通的第二區(qū)域中的第一二極管。第一二極管具有至少與第一柵導(dǎo)體相導(dǎo)通的陰極和與村底的體區(qū)域相導(dǎo)通的陽(yáng)極。第一二極管具有擊穿電壓，超過(guò)該擊穿電壓時(shí)第一二極管高度導(dǎo)通，從而當(dāng)?shù)谝粬艑?dǎo)體上電壓超過(guò)擊穿電壓時(shí)第一二極管能夠?qū)⒎烹婋娏鱾鲗?dǎo)到體區(qū)域。第二二極管設(shè)置在襯底的與體區(qū)域相導(dǎo)通的第三區(qū)域中。第二二極管具有與SOI器件的源區(qū)域或漏區(qū)域相導(dǎo)通的陰極。當(dāng)SOI器件的源區(qū)域或漏區(qū)域的電壓超過(guò)其擊穿電壓時(shí)，第二二極管能夠?qū)⒎烹婋娏鱾鲗?dǎo)到體區(qū)域。在一個(gè)示例中，體器件包括p型場(chǎng)效應(yīng)晶體管("PFET")，SOI器件包括n型場(chǎng)效應(yīng)晶體管("NFET")器件。可替換地，體器件能夠包括NFET,SOI器件能夠包括PFET。SOI器件能夠具有與體器件的柵導(dǎo)體相導(dǎo)通的柵導(dǎo)體。在此例中，如果沒(méi)有保護(hù)它們的二極管，體器件和SOI器件會(huì)發(fā)生電荷損傷。圖1是示出根據(jù)本發(fā)明實(shí)施例的CMOS結(jié)構(gòu)例如在混合取向技術(shù)("HOT")中實(shí)現(xiàn)的CMOS邏輯反相器的透視圖；圖2是示出根據(jù)本發(fā)明另一實(shí)施例的CMOS結(jié)構(gòu)的透視圖，該CMOS結(jié)構(gòu)另外包括在CMOS結(jié)構(gòu)的NFET和PFET的一體的柵導(dǎo)體和襯底的體區(qū)域之間導(dǎo)電連接的保護(hù)二極管；圖3是示出根據(jù)本發(fā)明另一實(shí)施例的CMOS結(jié)構(gòu)的透視圖，該CMOS結(jié)構(gòu)另外包括在NFET的源區(qū)域或漏區(qū)域之一與襯底的體區(qū)域之間導(dǎo)電連接的保護(hù)二極管。具體實(shí)施方式因此，這里提供了本發(fā)明的實(shí)施例，通過(guò)實(shí)施例，混合取向技術(shù)("HOT")芯片的晶體管在它們的制造期間免受電荷損傷。當(dāng)CMOS邏輯電路以HOT芯片實(shí)現(xiàn)時(shí)，NFET以襯底中半導(dǎo)體材料的一種晶向排列，例如<001>取向；PFET以半導(dǎo)體材料的不同的晶向排列，例如<110>晶向。說(shuō)明性地，此襯底包括在襯底的主表面處的絕緣體上半導(dǎo)體("SOI")層，其具有<001>取向且其中提供了NFET;在襯底的主表面處具有<110>晶向的外延區(qū)域，其中提供了PFET，<110>取向區(qū)域與襯底的具有<110>晶向的體區(qū)域相接觸?？商鎿Q地，在另一布置中，具有<110>晶向的PFET提供在襯底的主表面處的SOI層中，具有<001〉晶向的NFET提供在襯底的主表面處的外延區(qū)域內(nèi)，該外延區(qū)域與<001>晶向的體區(qū)域相接觸。其他的布置也是可能的，其中PFET和NFET具有與那些上述不同的晶向。在任何情況下，HOT電路包括至少一個(gè)"體器件"和至少一個(gè)"SOI器件"。"體器件"用來(lái)指示器件的主體設(shè)置為與體半導(dǎo)體區(qū)域相導(dǎo)通的器件，例如PFET或NFET。"SOI器件"用來(lái)指示器件，例如PFET或NFET，其具有設(shè)置在襯底的SOI層中的主體，該SOI層至少基本上與體半導(dǎo)體區(qū)域絕緣。為了說(shuō)明的目的，現(xiàn)將論述以上示例，其中體器件為PFET而SOI器件為NFET。在此示例中，PFET具有設(shè)置在外延層中的導(dǎo)通電流(on-current)傳導(dǎo)通路(conductionpath),該外延層與襯底的體半導(dǎo)體區(qū)域相導(dǎo)通。相對(duì)比地，NFET具有設(shè)置在SOI層中的導(dǎo)通電流傳導(dǎo)通路，該SOI層至少基本上與體半導(dǎo)體區(qū)域絕緣。為形成在襯底表面處具有不同晶向的不同區(qū)域的襯底，從具有在主表面處暴露的具有<110〉晶向的體半導(dǎo)體區(qū)域的半導(dǎo)體襯底開(kāi)始。此襯底與具有<001>晶向的另一襯底鍵合在一起，然后被處理，例如研磨或劈開(kāi)，以形成SOI襯底。所得的SOI襯底具有暴露在主表面處的具有<001>晶向的SOI層，該SOI層覆蓋在具有<110>晶向的體半導(dǎo)體區(qū)域上，SOI層通過(guò)掩埋介電層，例如掩埋氧化物("BOX")層，與體區(qū)域分離。此后，形成延伸通過(guò)SOI層和BOX層以暴露其下的體半導(dǎo)體區(qū)域的一部分的開(kāi)口。然后，具有<110>晶向的外延半導(dǎo)體層生長(zhǎng)在體半導(dǎo)體區(qū)域的暴露部分上。優(yōu)選地，進(jìn)行進(jìn)一步的工藝以平坦化襯底從而外延生長(zhǎng)的半導(dǎo)體層和SOI層的暴露表面在襯底的主表面處相對(duì)于彼此被平坦化。從具有與體區(qū)域相連的暴露的外延生長(zhǎng)區(qū)域的改進(jìn)的SOI襯底，然后進(jìn)行工藝以在襯底的表面處具有不同晶向的區(qū)域中形成NFET和PFET。由此，根據(jù)本發(fā)明實(shí)施例制造的芯片中，混合取向互補(bǔ)金屬氧化物半導(dǎo)體("CMOS")結(jié)構(gòu)包括設(shè)置在半導(dǎo)體襯底的第一區(qū)域中的PFET，該第一區(qū)域與位于其下面的襯底的體區(qū)域相導(dǎo)通，第一區(qū)域和體區(qū)域具有第一晶向，PFET包括覆蓋在襯底的第一區(qū)域上的第一柵導(dǎo)體。n型場(chǎng)效應(yīng)管("NFET")設(shè)置在通過(guò)掩埋介電層與襯底的體區(qū)域分離的絕緣體上半導(dǎo)體("SOr)層中，該SOI層具有不同于第一晶向的第二晶向。NFET包括覆蓋在襯底的SOI層上的第二柵導(dǎo)體，第二柵導(dǎo)體與第一柵導(dǎo)體相導(dǎo)通。混合CMOS結(jié)構(gòu)還包括設(shè)置在與體區(qū)域相導(dǎo)通的襯底的第二區(qū)域中的第一二極管，第一二極管具有與第一柵導(dǎo)體和第二柵導(dǎo)體相導(dǎo)通的陰極。第一二極管也包括與第二區(qū)域相導(dǎo)通的陽(yáng)極，第一二極管具有擊穿電壓，當(dāng)超過(guò)該擊穿電壓時(shí)第一二極管高度導(dǎo)通。這樣，當(dāng)?shù)谝粬艑?dǎo)體和第二柵導(dǎo)體上的電壓超過(guò)第一二極管的擊穿電壓時(shí)，第一二極管能夠?qū)⒎烹婋娏鱾鲗?dǎo)到體區(qū)域。圖1示出在混合取向技術(shù)中實(shí)現(xiàn)的CMOS反相器。如其中所示出的，反相器包括設(shè)置在半導(dǎo)體襯底50的具有不同晶向的區(qū)域內(nèi)的NFET10和PFET20。NFET10具有源漏傳導(dǎo)通路12,該傳導(dǎo)通路在襯底的SOI層14中平行于村底的主表面52的平面延伸。優(yōu)選地，NFET20的源漏傳導(dǎo)通路12與半導(dǎo)體材料的<001>晶向?qū)R，優(yōu)選地，半導(dǎo)體材料為單晶硅。在襯底50中，SOI層14被掩埋介電層16在垂直的方向與體半導(dǎo)體區(qū)域18分離，掩埋介電層優(yōu)選地為掩埋氧化物("BOX")層。SOI層通過(guò)一個(gè)或多個(gè)隔離區(qū)域與襯底的其他部分橫向地分離，這些隔離區(qū)域優(yōu)選地為淺溝槽隔離("STI")區(qū)域15、17。優(yōu)選地，半導(dǎo)體襯底的體區(qū)域18基本上由單晶組成，也就是"單晶"硅，掩埋介電層16基本上由一種或多種硅的氧化物組成，優(yōu)選地介質(zhì)層包括大部分的二氧化硅。PFET20設(shè)置在硅的外延單晶區(qū)域24，外延區(qū)域覆蓋在襯底的體區(qū)域18上并具有與體區(qū)域相同的晶向，優(yōu)選地該晶向?yàn)?lt;110>晶向。優(yōu)選地，外延區(qū)域被STI區(qū)域17和一個(gè)或多個(gè)另外的STI區(qū)域26與襯底的其他部分橫向地分離。PFET20具有設(shè)置在襯底的外延層24中的源漏傳導(dǎo)通路22。類似于NFET的源漏傳導(dǎo)通路，PFET20的源漏傳導(dǎo)通路22以平行于襯底的主表面52的平面的方向延伸。第一柵導(dǎo)體11覆蓋在SOI層14上作為NFET的柵導(dǎo)體并通過(guò)柵介電層與SOI層14分離，典型的柵介電層為具有從約7埃到約50埃厚度的介電材料層。第二柵導(dǎo)體21覆蓋在外延層24上作為PFET的柵導(dǎo)體并通過(guò)柵介質(zhì)與外延層分離。柵導(dǎo)體能具有均勻的組分或者優(yōu)選地包括堆疊層的布置，該堆疊層包括一種或多種半導(dǎo)體，例如多晶硅；一種或多種金屬；和/或一種或多種導(dǎo)電的金屬化合物；和/或一種或多種薄阻擋層，其包括金屬化合物甚至和具有隧穿厚度的介電層，以及其他可能的材料。在圖1中示出的示例中，SOINFET器件和體PFET器件的柵導(dǎo)體11、21能夠以一體的柵導(dǎo)體的形式分別地在柵導(dǎo)體層上彼此相連，該柵導(dǎo)體延伸經(jīng)過(guò)SOI層14、外延層24以及淺溝槽隔離區(qū)域15、17和26，如圖1所示?？商鎿Q地，SOI和體器件的柵導(dǎo)體能夠在更高的金屬層上相連在一起，依賴于特定的電路設(shè)計(jì)和版圖。在許多類型電路中，晶體管的源區(qū)域和漏區(qū)域在結(jié)構(gòu)上不能區(qū)分，而在用途和它們與電路的其他元件的連接上區(qū)分。為此原因，它們被稱為源/漏區(qū)域而不是分開(kāi)的源區(qū)域和漏區(qū)域。但是，相對(duì)于電路內(nèi)工作期間電流的正常流動(dòng)，每個(gè)器件的源/漏區(qū)域的一個(gè)作為源區(qū)域工作，另一個(gè)作為漏區(qū)域工作。同樣，NFET和PFET器件的源/漏區(qū)域能夠依賴于電路設(shè)計(jì)和版圖在第一金屬層或更高的金屬層上相連?，F(xiàn)使用如圖1所示的CMOS反相器的示例說(shuō)明在HOTCMOS技術(shù)中工藝產(chǎn)生的電荷損傷問(wèn)題。接觸焊盤(pán)33從NFET和PFET之間的STI區(qū)域l7上方的線性延伸部分橫向伸出。與一體的4冊(cè)導(dǎo)體的電接觸通過(guò)導(dǎo)電通孔(未示出)建立，該導(dǎo)電通孔從接觸焊盤(pán)33垂直向上延伸到襯底的主表面52上的芯片的金屬布線層。在圖1示出的CMOS反相器電路中，PFET的漏區(qū)域線46與NPET的漏區(qū)域19相導(dǎo)通。用于制造金屬布線的等離子體工藝能夠引起對(duì)分別設(shè)置在一體的柵導(dǎo)體31、SOI層14和外延層24之間的薄柵介質(zhì)的損傷。在制造金屬互連期間，柵導(dǎo)體31通過(guò)連接到它的暴露到等離子體的更高的金屬層收集電荷。能引起損傷的工藝包括通孔蝕刻、襯墊沉積、金屬沉積、化學(xué)-才幾械拋光。在互連工藝期間柵導(dǎo)體上的電勢(shì)被升高。同時(shí)，NFET和PFET器件的源/漏區(qū)域和漏端子能夠在相同的工藝期間收集電荷。對(duì)于體器件(在此示例中的PFET),該電荷通過(guò)襯底消耗從而源/漏電勢(shì)上的電勢(shì)保持接近為零。在電勢(shì)上的更大的電勢(shì)差能夠在PFET的柵介質(zhì)上積累，導(dǎo)致柵介質(zhì)擊穿。對(duì)于SOI器件(在此示例中的NFET)，源/漏電勢(shì)在工藝期間增大到接近柵導(dǎo)體的電勢(shì)的水平，從而不會(huì)對(duì)柵介質(zhì)產(chǎn)生損傷。這是由于存在絕緣的BOX層16，其至少基本上將源/漏區(qū)域和晶體管的主體隔離于襯底的其他部分，允許它們的電勢(shì)浮置(float)。在圖1示出的CMOS反相器電路中，將NFET10和PFET20的漏區(qū)域連接在一起的導(dǎo)線46設(shè)置在芯片的相對(duì)高的金屬層上，例如芯片的第三金屬布線層，通常稱其為"M3"。當(dāng)導(dǎo)線46工作以在完全完成的CMOS結(jié)構(gòu)中將兩個(gè)晶體管的漏區(qū)域保持在同一電勢(shì)時(shí)，存在問(wèn)題，即在M3導(dǎo)線46被制造之前，SOI層14的電勢(shì)浮置并可以在形成導(dǎo)線之前的介質(zhì)沉積和圖案化工藝期間獲得大量的電荷和電壓。以另一方式陳述，以圖1示出的布置，在制造期間由于靜電電荷積累CMOS結(jié)構(gòu)可能已經(jīng)遭受損傷之后，M3層導(dǎo)線46才制造。傳統(tǒng)地，對(duì)體器件，電荷損傷保護(hù)通過(guò)如圖2所示的棚-極的二極管保護(hù)提供。例如，PFET20的柵導(dǎo)體21能夠?qū)щ娺B接到作為"保護(hù)二極管"的二極管60。相對(duì)于襯底的體半導(dǎo)體區(qū)域18反相偏置的保護(hù)二極管60具有設(shè)置在襯底的體區(qū)域中的陰極62和設(shè)置在外延區(qū)域的陽(yáng)極64，包括在主表面處的n+摻雜區(qū)域72和在區(qū)域72下面的n摻雜的阱部分64。保護(hù)二極管限制在包括柵導(dǎo)體的柵端子上能夠積累的電勢(shì)。但是，在HOT工藝情況下，由于在工藝期間源/漏端子仍能上升到高的電勢(shì)，所以對(duì)柵導(dǎo)體的此二極管連接能導(dǎo)致NFET柵介質(zhì)的電荷損傷。在柵導(dǎo)體和保護(hù)二極管之間的接觸通過(guò)金屬布線層例如第一布線層或"Ml"布線層的導(dǎo)線66提供，該導(dǎo)線通過(guò)在一端的導(dǎo)電通孔68連接到柵導(dǎo)體的接觸焊盤(pán)33。導(dǎo)線也具有通過(guò)另一導(dǎo)電通孔70連接到覆蓋在保護(hù)二極管60上的p+^^雜半導(dǎo)體區(qū)域72的另一端部。以此布置，當(dāng)積累在一體的柵導(dǎo)體31上的電壓超過(guò)保護(hù)二極管60的擊穿電壓時(shí)，保護(hù)二極管60將過(guò)量的電壓釋放到襯底的體區(qū)域18。由于體區(qū)域18提供了接地參考，保護(hù)二極管的工作釋放了在柵導(dǎo)體31上過(guò)量的電壓以接地。能夠進(jìn)一步看到，在Ml金屬層而不是更高的金屬層，例如M2或M3等，提供導(dǎo)線66是有利的，因?yàn)樵跂艑?dǎo)體31和保護(hù)二極管60之間的連接在制造工藝的一個(gè)相對(duì)早的時(shí)刻出現(xiàn)。一旦導(dǎo)線66和導(dǎo)電通孔68、70已經(jīng)被形成以將導(dǎo)線連接到焊盤(pán)33和保護(hù)二極管60,在接下來(lái)的制造工藝期間保護(hù)二極管60保護(hù)PFET免受電荷損傷。但是，能夠提供進(jìn)一步的保護(hù)以防止由于SOI層14中的靜電電荷的積累對(duì)NFET10的損傷。在形成導(dǎo)線46以將NFET和PFET的漏區(qū)域19和28分別連接在一起之前，非常需要此種保護(hù)。對(duì)于HOT技術(shù)，二極管80(圖3)與SOI器件(NFET)的源區(qū)域或漏區(qū)域至少之一相導(dǎo)通以保護(hù)NFET免受等離子體工藝引起的柵介質(zhì)損傷(圖3)。需要注意的是，SOINFET器件源和漏區(qū)域的二極管保護(hù)只在這些區(qū)域不與PFET的源區(qū)域或PFET的漏區(qū)域相導(dǎo)通的情況下才需要。在圖3示出的本發(fā)明的實(shí)施例中，提供了類似于第一保護(hù)二極管60的另外的保護(hù)二極管80。另外的保護(hù)二極管具有包括n型阱區(qū)域8斗和在主表面處的n+摻雜區(qū)域86的陰極，n+摻雜區(qū)域86和n型阱區(qū)域84都在外延半導(dǎo)體層中提供。陰極覆蓋在作為二極管陽(yáng)極的襯底的P型摻雜體區(qū)域18上。通過(guò)導(dǎo)線90和導(dǎo)電接觸通孔在NFET10的漏區(qū)域19和11+摻雜區(qū)域86之間提供了導(dǎo)電接觸，該導(dǎo)電接觸通孔將導(dǎo)線連接到NFET的n+摻雜區(qū)域86和漏區(qū)域19中的每個(gè)。與導(dǎo)線66的情況相同，導(dǎo)線90提供在Ml金屬層而不是更高的金屬層，例如M2或M3等，NFET的漏區(qū)域19和另外的保護(hù)二極管80之間的連接也從制造工藝中相對(duì)較早的時(shí)刻出現(xiàn)。一旦已經(jīng)形成導(dǎo)線90和延伸到其的導(dǎo)電通孔，在接下來(lái)的制造工藝期間保護(hù)二極管80保護(hù)NFETIO免受電荷損傷。如圖3所示的CMOS結(jié)構(gòu)，保護(hù)二極管60和80導(dǎo)電連接到一體的柵導(dǎo)體31并連接到源漏傳導(dǎo)通路，具體地也就是連接到NFET10的漏區(qū)域19，PFET20和NFET10能被保護(hù)免受在制造期間靜電電荷積累引起的過(guò)量的電壓。特別地，保護(hù)二極管60和80保護(hù)如圖3所示的CMOS反相器結(jié)構(gòu)25免受制造期間過(guò)量電壓的損傷，過(guò)量電壓來(lái)自制造期間與一體的柵導(dǎo)體31和有源半導(dǎo)體區(qū)域相連的天線，也就是NFET的SOI層14。根據(jù)本發(fā)明的進(jìn)一步的實(shí)施例，制造具有PFET和NFET并且它們的柵導(dǎo)體電連接的CMOS結(jié)構(gòu)的方法包括確定何時(shí)需要保護(hù)二極管以處理工藝引起的電荷損傷以及何時(shí)保護(hù)二極管能夠從CMOS結(jié)構(gòu)安全的省略。此確定對(duì)實(shí)踐本發(fā)明有價(jià)值，因?yàn)楸Ｗo(hù)二極管占據(jù)了半導(dǎo)體襯底的主表面處的區(qū)域，此區(qū)域通常不能用于其他的用途。因此，在本發(fā)明的具體實(shí)施例中，保護(hù)二極管僅在涉及柵導(dǎo)體的長(zhǎng)寬比例和NTFET的有源柵介質(zhì)面積的特定條件存在時(shí)被加入。當(dāng)條件不滿足時(shí)，保護(hù)二極管不被加入。通常來(lái)說(shuō)，保護(hù)二極管在天線比率(antennaratio)為高時(shí)更可能需要。以另一種方式描述，在天線比例也就是每個(gè)工藝的電荷收集面積與器件柵介質(zhì)面積的比例相對(duì)較高時(shí)，在此結(jié)構(gòu)中需要保護(hù)二極管。本發(fā)明能夠用于確定比這里用于說(shuō)明問(wèn)題的簡(jiǎn)單的反相器更加復(fù)雜的電路的電荷損傷的檢查規(guī)則(checkingrule)。表1示出保護(hù)二極管被認(rèn)為是需要的多種情況，以及保護(hù)二極管被認(rèn)為是不需要的其他的情況。在下面的表中，術(shù)語(yǔ)"柵"指器件的柵導(dǎo)體，術(shù)語(yǔ)S/D指示有源SOI區(qū)域，該SOI區(qū)域主要由場(chǎng)效應(yīng)晶體管器件的源和漏("S/D")區(qū)域組成。由標(biāo)題"擴(kuò)散連接，，表示的列表示NFET和PFET的擴(kuò)散區(qū)域是否導(dǎo)電連在一起，例如參照?qǐng)D1通過(guò)如上所述的M3金屬層導(dǎo)線。CMOS邏輯電路例如CMOS邏輯反相器能夠被提供，其中PFET和NTFET的擴(kuò)散區(qū)域?qū)щ娤噙B。表1中在右側(cè)的兩列表示結(jié)果。具體地，表l的從右側(cè)的第二列表示何時(shí)保護(hù)二極管應(yīng)該連接到柵，表中右側(cè)的最后一例表示何時(shí)保護(hù)二極管應(yīng)該導(dǎo)電連接到NFET器件的源區(qū)域或漏區(qū)域。在表l中，單獨(dú)的字母"S"、"L"、"Y"和"N"每個(gè)分別單獨(dú)地獨(dú)立表示"小"、"大"、"是"和"否"。表l<table>tableseeoriginaldocumentpage13</column></row><table>盡管根據(jù)本發(fā)明的特定的優(yōu)選實(shí)施例對(duì)其進(jìn)行了描述，本領(lǐng)域技術(shù)人員應(yīng)該理解，做出的許多修改和增強(qiáng)不背離只由權(quán)利要求書(shū)所限定的本發(fā)明的真實(shí)的范圍和精神。本發(fā)明可用于在半導(dǎo)體集成電路制造中防止電荷損傷。權(quán)利要求1.一種包括混合互補(bǔ)金屬氧化物半導(dǎo)體(“CMOS”)結(jié)構(gòu)的芯片，包括體器件(20)，設(shè)置在半導(dǎo)體襯底(50)的第一區(qū)域(24)中，所述第一區(qū)域(24)與在其下的所述襯底的體區(qū)域(18)相導(dǎo)通，所述第一區(qū)域和所述體區(qū)域具有第一晶向，所述體器件還包括覆蓋在所述第一區(qū)域上的第一柵導(dǎo)體(21)上；SOI器件(10)，設(shè)置在通過(guò)掩埋介電層(16)與所述襯底的所述體區(qū)域隔離的絕緣體上半導(dǎo)體(“SOI”)層(14)中，所述SOI層具有不同于所述第一晶向的第二晶向，所述SOI器件包括覆蓋在所述襯底的所述SOI層上的第二柵導(dǎo)體(11)；第一二極管(60)，設(shè)置在所述襯底的與所述體區(qū)域?qū)ǖ牡诙^(qū)域(72)中，所述第一二極管具有至少與所述第一柵導(dǎo)體相導(dǎo)通的陰極(62)和與所述體區(qū)域相導(dǎo)通的陽(yáng)極(64)，所述第一二極管具有擊穿電壓，超過(guò)該擊穿電壓所述第一二極管高度導(dǎo)通，從而當(dāng)所述第一柵導(dǎo)體上的電壓超過(guò)所述擊穿電壓時(shí)所述第一二極管能夠?qū)⒎烹婋娏鱾鲗?dǎo)到所述體區(qū)域；和第二二極管(80)，設(shè)置在所述襯底的與所述體區(qū)域?qū)ǖ牡谌齾^(qū)域中，所述第二二極管具有至少與所述SOI器件的源區(qū)域或漏區(qū)域(19)中至少一個(gè)相導(dǎo)通的陰極(86)以及與所述體區(qū)域?qū)ǖ年?yáng)極(84)，所述第二二極管具有擊穿電壓，超過(guò)該擊穿電壓所述第二二極管高度導(dǎo)通，從而當(dāng)所述源區(qū)域或所述漏區(qū)域中至少一個(gè)上的電壓超過(guò)所述擊穿電壓時(shí)所述第二二極管能夠?qū)⒎烹婋娏鱾鲗?dǎo)到所述體區(qū)域。2.如權(quán)利要求1所述的芯片，其中所述體器件包括p型場(chǎng)效應(yīng)晶體管("PFET，，)，所述SOI器件包括n型場(chǎng)效應(yīng)晶體管("NFET"),所述芯片還包括設(shè)置在所述第二柵導(dǎo)體層上的更高的金屬布線圖案(M2、M3),所述第二柵導(dǎo)體層通過(guò)所述更高的金屬布線圖案與所述第一柵導(dǎo)體相導(dǎo)通。3.如權(quán)利要求1所述的芯片，其中所述第一柵導(dǎo)體和所述第二柵導(dǎo)體是延伸經(jīng)過(guò)所述村底的主表面(52)的一體的完整的柵導(dǎo)體(31)的一部分。4.如權(quán)利要求2所述的芯片，其中所述NFET的所述晶向是<001>，所述PFET的所述晶向是<110〉。5.如權(quán)利要求1所述的芯片，其中所述第一二極管的所述陰極垂直覆蓋在所述第一二極管的所述陽(yáng)極上，所述第二二極管的所述陰極垂直覆蓋在所述第二二極管的所述陽(yáng)極上。6.如權(quán)利要求5所述的芯片，還包括第一導(dǎo)線(46)，該第一導(dǎo)線將所述體器件的源區(qū)域(12)或所述體器件的漏區(qū)域中的一個(gè)導(dǎo)電連接到所述SOI器件的源區(qū)域或所述SOI器件的漏區(qū)域中的一個(gè)。7.如權(quán)利要求6所述的芯片，其中在所述第一柵導(dǎo)體和所述第一二極管的所述陰極之間的傳導(dǎo)通路包括第二導(dǎo)線(66)，所述第二導(dǎo)線設(shè)置在比所述第一柵導(dǎo)體距離所述半導(dǎo)體襯底的主表面(52)更高的高度。8.如權(quán)利要求7所述的芯片，其中在所述源區(qū)域或所述漏區(qū)域中至少一個(gè)與所述第二二極管的所述陰極之間的傳導(dǎo)通路包括第三導(dǎo)線(90)，其中所述第三導(dǎo)線設(shè)置在比所述第二導(dǎo)線和第三導(dǎo)線距離所述半導(dǎo)體襯底的所述主表面更高的高度。9.一種制造互補(bǔ)金屬氧化物半導(dǎo)體("CMOS")結(jié)構(gòu)的方法，包括形成體器件(20)，所述體器件具有在襯底(50)的第一區(qū)域(24)中的源漏傳導(dǎo)通路(22)和覆蓋在所述第一區(qū)域上的第一柵導(dǎo)體(21),所述第一區(qū)域(24)與在其下的所述襯底(50)的體區(qū)域(18)相導(dǎo)通，所述第一區(qū)域和所述體區(qū)域具有第一晶向；形成SOI器件(10),所述SOI器件具有位于絕緣體上半導(dǎo)體("SOI")層(14)中的源漏傳導(dǎo)通路(12)，所述絕緣體上半導(dǎo)體("SOI")層(14)通過(guò)掩埋的介電區(qū)域(16)與所述襯底的所述體區(qū)域隔離，所述SOI器件包括覆蓋在所述SOI層上的第二柵導(dǎo)體(11),所述SOI層具有不同于所述第一晶向的第二晶向；在所述襯底的與所述體區(qū)域相導(dǎo)通的第二區(qū)域(72)內(nèi)形成第一二極管(60),所述第一二極管具有擊穿電壓，超過(guò)該擊穿電壓時(shí)所述第一二極管高度導(dǎo)通；和以反相偏置取向?qū)⑺龅谝欢O管至少導(dǎo)電連接到所述第一柵導(dǎo)體，從述襯底的所述體區(qū)域；在所述襯底的與所述體區(qū)域?qū)ǖ牡谌齾^(qū)域內(nèi)形成第二二極管(80),所述第二二極管具有擊穿電壓，超過(guò)該擊穿電壓時(shí)所述第二二極管高度導(dǎo)通^和以反相偏置取向?qū)⑺龅诙O管至少導(dǎo)電連接到所述SOI器件的源區(qū)域或漏區(qū)域中的一個(gè)，從而超過(guò)所述第二二極管的所述擊穿電壓的第三陽(yáng)極(84)的電壓通過(guò)所述第二二極管釋放到所述襯底的所述體區(qū)域。10.如權(quán)利要求9所述的方法，其中所述體器件包括p型場(chǎng)效應(yīng)晶體管("PFET"),所述SOI器件包括n型場(chǎng)效應(yīng)晶體管("NFET")。11.如權(quán)利要求9所述的方法，其中所述SOI器件的在所述源漏傳導(dǎo)通路中的所述晶向是<001>，所述體器件的在所述源漏傳導(dǎo)通路中的所述晶向是<110>。12.如權(quán)利要求9所述的方法，還包括在進(jìn)行將所述第一二極管導(dǎo)電連接到所述第一柵導(dǎo)體以及將所述第二二極管導(dǎo)電連接到所述源區(qū)域或所述漏區(qū)域中的至少一個(gè)的所述步驟之后將所述PFET的所述漏區(qū)域?qū)щ娺B接到所述NFET的所述漏區(qū)域。13.如權(quán)利要求12所述的方法，其中將所述第一二極管導(dǎo)電連接到所述第一節(jié)點(diǎn)的所述步驟通過(guò)圖案化距離所述半導(dǎo)體襯底的所述第一、第二和第三區(qū)域的主表面(52)第一高度的第一金屬層進(jìn)行，將所述體器件的所述漏區(qū)域?qū)щ娺B接到所述SOI器件的所述漏區(qū)域的所述步驟通過(guò)圖案化距離所述主表面大于所述第一高度的高度的第i層金屬層進(jìn)行。14.如權(quán)利要求13所述的方法，其中所述導(dǎo)電連接的第一二極管和第二二極管保護(hù)所述體器件和所述SOI器件免受在形成所述第i層金屬層的所述步驟時(shí)由于工藝引起的損傷。15.如權(quán)利要求14所述的方法，其中圖案化所述第i層金屬層的所述步驟包括沉積介電層和在所述介電層中形成開(kāi)口以及然后在所述開(kāi)口中沉積所述金屬層，其中沉積所述介電層、圖案化所述介電層以及沉積所述金屬層的所述步驟中的至少一個(gè)對(duì)一個(gè)或多個(gè)所述體器件和所述SOI器件的至少一部分靜電充電。全文摘要一種包括CMOS結(jié)構(gòu)的芯片，該CMOS結(jié)構(gòu)具有設(shè)置在半導(dǎo)體襯底(50)的第一區(qū)域(24)中的體器件(20)，該第一區(qū)域與在其下的襯底的體區(qū)域(18)相導(dǎo)通，第一區(qū)域(24)和體區(qū)域(20)具有第一晶向。SOI器件(10)設(shè)置在通過(guò)掩埋介電層(16)與襯底的體區(qū)域分離的絕緣體上半導(dǎo)體(“SOI”)層(14)中，該SOI層具有不同于第一晶向的晶向。在一個(gè)示例中，該體器件包括p型場(chǎng)效應(yīng)晶體管(“PFET”)，SOI器件包括n型場(chǎng)效應(yīng)晶體管(“NFET”)?？商鎿Q地，該體器件能夠包括NFET，SOI器件能夠包括PFET。當(dāng)SOI器件具有與體器件的柵導(dǎo)體(21)相導(dǎo)通的柵導(dǎo)體(11)時(shí)，電荷損傷能發(fā)生到SOI器件，除非存在與體區(qū)域反向偏置導(dǎo)通的二極管。當(dāng)柵導(dǎo)體上的電壓或SOI器件的源或漏區(qū)域上的電壓超過(guò)二極管的擊穿電壓時(shí)，二極管能將放電電流傳導(dǎo)到體區(qū)域。文檔編號(hào)H02H9/00GK101401273SQ200780009140公開(kāi)日2009年4月1日申請(qǐng)日期2007年3月30日優(yōu)先權(quán)日2006年3月31日發(fā)明者安東尼·K·斯坦珀,安達(dá)·C·莫庫(kù)塔,杰弗里·W·斯萊特,特倫斯·B·胡克申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司