專(zhuān)利名稱(chēng)：電源鉗位電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路靜電保護(hù)電路設(shè)計(jì)領(lǐng)域，尤其涉及一種用于靜電保護(hù)電路的電源鉗位電路。
背景技術(shù)：
集成電路在制造、裝配、測(cè)試或最終的應(yīng)用中，很容易遭受到制造或者使用過(guò)程中的破壞性靜電放電(ESD)，從而使得集成電路受到靜電的損傷。因此通常在集成電路中，通常會(huì)形成ESD保護(hù)電路，從而使得輸入/輸出焊墊(I/O pad)耦接有可以將I/O pad上的靜電釋放的放電單元，從而可以將I/O pad上的靜電釋放掉，減小靜電對(duì)集成電路帶來(lái)的損傷。例如在申請(qǐng)?zhí)枮椤?1807873. 7”的專(zhuān)利文獻(xiàn)中公開(kāi)了一種靜電放電(ESD)保護(hù)電路。另外，在現(xiàn)有技術(shù)中也存在大量的ESD保護(hù)電路，下面以?xún)煞N現(xiàn)有具體的ESD保護(hù)電路為例進(jìn)行說(shuō)明。如圖1所示，在集成電路中，電源線VDD、地線GND為芯片提供工作或驅(qū)動(dòng)電源，通常地線GND的電位由于接地，因此較為穩(wěn)定，而電源線VDD上則可能因?yàn)槭艿紼SD靜電脈沖，電位容易波動(dòng)。當(dāng)電源線VDD上的電位過(guò)大時(shí)，將對(duì)芯片造成永久性損壞。為了避免電源線VDD因?yàn)镋SD靜電脈沖而電位過(guò)高，通常在電源線VDD以及地線GND之間設(shè)置鉗位電路，所述鉗位電路能夠?qū)㈦娫淳€VDD的電位限制在特定范圍內(nèi)，而實(shí)現(xiàn)ESD保護(hù)的功能。圖 1所示電路中，采用柵接地NMOS (Gate-ground NMOS, GGNM0S)形成鉗位電路。圖2為圖1所示電路的半導(dǎo)體結(jié)構(gòu)剖面圖，所述GGNMOS包括P型襯底100 ；位于襯底表面的柵極21 ；分別位于柵極21兩側(cè)襯底內(nèi)、摻雜類(lèi)型為N型的源極22以及漏極23。 將所述襯底10、源極22、柵極21均連接地線GND，而將漏極23連接至電源線VDD。根據(jù)上述接法，GGNMOS是無(wú)法形成溝道導(dǎo)通的，但源極22、漏極23以及襯底10構(gòu)成了一個(gè)寄生的 NPN三極管結(jié)構(gòu)。該電路的工作原理是漏極23作為集電極、源極22作為發(fā)射極、襯底10 作為基極，基區(qū)寬度即GGNMOS的溝道長(zhǎng)度。當(dāng)電源線VDD上的電位位于正常的工作狀態(tài)時(shí)， 所述GGNMOS關(guān)閉，且其中的寄生NPN三極管也不會(huì)導(dǎo)通；當(dāng)電源線VDD上受到ESD靜電脈沖而導(dǎo)致瞬時(shí)電位過(guò)高時(shí)，將觸發(fā)所述寄生NPN三極管產(chǎn)生漏電流，使得電源線VDD與地線 GND之間導(dǎo)通，電源線VDD的電位將被迅速拉低直至上述NPN三極管關(guān)閉，從而實(shí)現(xiàn)對(duì)電源線VDD的鉗位，進(jìn)一步達(dá)到ESD靜電保護(hù)的目的。上述鉗位電路存在的問(wèn)題是僅僅依靠單個(gè)GGNM0S，對(duì)電源線VDD的鉗位能力較小，因此通常會(huì)采用多根GGNMOS并聯(lián)的結(jié)構(gòu)。而由于GGNMOS的寄生NPN三極管的觸發(fā)電壓很高，多根GGNMOS并聯(lián)結(jié)構(gòu)的導(dǎo)通均勻性很差，當(dāng)電源線VDD受到的ESD靜電脈沖能量時(shí)， 所有的寄生NPN三極管并不能全部導(dǎo)通放電，容易損壞部分GGNM0S，導(dǎo)致鉗位電路失效。圖3提供了另一種現(xiàn)有的用于ESD靜電保護(hù)的雙NMOS電源鉗位電路，圖4為圖3 所示電路的半導(dǎo)體結(jié)構(gòu)剖面圖。結(jié)合圖4以及圖3所示，所述電源鉗位電路包括兩個(gè)串聯(lián)且共襯底的NM0S，其中第一 NMOS的柵極31以及、源極32、以及襯底10連接至地線GND，漏極33與第二 NMOS的源極42連接，所述第二 NMOS的柵極41連接至固定電位線Vcc、漏極43連接至電源線VDD。該電路的工作原理是第二 NMOS的柵極41連接至固定電位線Vcc，始終處于開(kāi)啟狀態(tài)，而第一 NMOS為GGNM0S，始終處于關(guān)閉狀態(tài)。當(dāng)電源線VDD上的電位位于正常的工作狀態(tài)時(shí)，由于第一 NMOS關(guān)閉，電源線VDD與地線GND之間不導(dǎo)通；當(dāng)電源線VDD上受到ESD 靜電脈沖而導(dǎo)致瞬時(shí)電位過(guò)高時(shí)，將觸發(fā)電源線VDD到地線GND的寄生NPN三極管產(chǎn)生漏電流，使得電源線VDD與地線GND之間導(dǎo)通，從而拉低電源VDD的電位直至上述NPN三極管關(guān)閉。由于第二 NMOS的柵極41電位固定，因此第二 NMOS的源極41與第一 NMOS的漏極33 連接的節(jié)點(diǎn)處的電位在正常工作時(shí)將被迅速拉低至Vcc-Vth，其中Vth為第二 NMOS的閾值電壓，進(jìn)而能夠保護(hù)第一 NMOS電路。上述電源鉗位電路的特點(diǎn)是均采用低電壓MOS管，卻能夠在正常工作時(shí)承受較高的工作電壓。上述鉗位電路存在的問(wèn)題是從電源線VDD到地線GND的寄生NPN三極管的基區(qū)寬度較長(zhǎng)，使得所述寄生NPN三極管的觸發(fā)導(dǎo)通電壓過(guò)高。降低了對(duì)ESD靜電脈沖的敏感度，如果不能及時(shí)響應(yīng)ESD靜電脈沖，可能使得鉗位電路尚未工作，芯片即遭到靜電損傷。

發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是提供一種電源鉗位電路，觸發(fā)電壓較低，可即時(shí)響應(yīng)ESD靜電脈沖工作，同時(shí)還能夠承受較高的工作電壓的特點(diǎn)。本發(fā)明提供的一種電源鉗位電路，包括電源線、地線、鉗位單元以及降壓?jiǎn)卧?所述電源線與地線之間并接鉗位單元以及降壓?jiǎn)卧?；所述降壓?jiǎn)卧c鉗位單元連接；在電源線受到ESD靜電脈沖時(shí)，所述降壓?jiǎn)卧档豌Q位單元的觸發(fā)電壓，所述鉗位單元對(duì)電源線的電位進(jìn)行鉗位限制。還包括固定電位線，所述固定電位線分別連接降壓?jiǎn)卧约般Q位單元，為上述兩單元提供固定電位。所述鉗位單元包括串接并且共襯底的第一 NMOS以及第二 NMOS ；所述第一 NMOS的柵極以及源極與地線連接；所述第二 NMOS的漏極與電源線連接，柵極與所述固定電位線連接；所述第一 NMOS以及第二 NMOS的襯底與降壓?jiǎn)卧妮敵龆诉B接。所述降壓?jiǎn)卧≧C延遲回路、第三NM0S、第一 PMOS以及第二 PMOS ；所述RC延遲回路的電阻端連接電源線，電容端連接固定電位線，延遲端與第二 PMOS的柵極連接；所述第二 PM0S、第一 PMOS以及第三NMOS依次串接于電源線以及地線之間；所述第二 PMOS以及第一 PMOS的襯底均連接至電源線，第三NMOS的襯底連接至地線；所述第三NMOS以及第一 PMOS的柵極均連接至固定電位線。所述第三NMOS與第一 PMOS的串聯(lián)節(jié)點(diǎn)連接至輸出端；可選的，所述降壓?jiǎn)卧€包括第四NM0S，所述第四NMOS的襯底以及漏極與地線連接，漏極與第三NMOS的柵極連接，柵極和所述第三NMOS與第一 PMOS的串聯(lián)節(jié)點(diǎn)連接?？蛇x的，所述第一 NMOS與第二 NMOS的規(guī)格相同；所述第一 PMOS與第二 PMOS的規(guī)格相同。可選的，所述第三NMOS的導(dǎo)通內(nèi)阻大于所述第一 PMOS以及第二 PMOS的導(dǎo)通內(nèi)阻之和?？蛇x的，所述電源鉗位電路中各場(chǎng)效應(yīng)晶體管均為增強(qiáng)型M0SFET。
與現(xiàn)有技術(shù)相比，本發(fā)明提供的電源鉗位電路具有以下優(yōu)點(diǎn)具有較低的觸發(fā)電壓，及時(shí)響應(yīng)ESD靜電脈沖，同時(shí)能夠承受較高的工作電壓，以滿足大能量脈沖時(shí)對(duì)電源線的鉗位保護(hù)需求。


通過(guò)附圖中所示的本發(fā)明的優(yōu)選實(shí)施例的更具體說(shuō)明，本發(fā)明的上述及其他目的、特征和優(yōu)勢(shì)將更加清晰。附圖中與現(xiàn)有技術(shù)相同的部件使用了相同的附圖標(biāo)記。附圖并未按比例繪制，重點(diǎn)在于示出本發(fā)明的主旨。在附圖中為清楚起見(jiàn)，放大了層和區(qū)域的尺
J O
圖1為現(xiàn)有的電源鉗位電路的電路圖2為圖1所示電源鉗位電路的半導(dǎo)體結(jié)構(gòu)剖面示意圖3為現(xiàn)有的另一種電源鉗位電路的電路圖4為圖3所示電源鉗位電路的半導(dǎo)體結(jié)構(gòu)剖面示意圖5為本發(fā)明所述的一種電源鉗位電路的電路圖6為圖5所示電路在電源線處于正常工作時(shí)的電路狀態(tài)圖7為圖5所示電路在電源線受到ESD靜電脈沖時(shí)的電路狀態(tài)圖8為本發(fā)明所述的一種電源鉗位電路的電路圖9為圖8所示電路在電源線處于正常工作時(shí)的電路狀態(tài)圖10為圖8所示電路在電源線受到ESD靜電脈沖時(shí)的電路狀態(tài)圖
具體實(shí)施例方式現(xiàn)有的電源鉗位電路，無(wú)法同時(shí)滿足低觸發(fā)電壓以及大電壓脈沖下對(duì)電源線鉗位能力的需求。因此本發(fā)明在現(xiàn)有的雙NMOS鉗位電路的基礎(chǔ)上增加降壓?jiǎn)卧?，在電源線受到 ESD靜電脈沖時(shí)，降低所述鉗位電路的觸發(fā)電壓，從而實(shí)現(xiàn)低觸發(fā)電壓下獲得較大的鉗位能力的目的。結(jié)合說(shuō)明書(shū)附圖對(duì)本發(fā)明的具體實(shí)施例做進(jìn)一步介紹。如圖5所示，本發(fā)明提供了的一種電源鉗位電路，其包括電源線VDD、地線GND、鉗位單元100以及降壓?jiǎn)卧?00 ；所述電源線VDD與地線GND 之間并接鉗位單元100以及降壓?jiǎn)卧?00 ；所述降壓?jiǎn)卧?00與鉗位單元100連接；在電源線VDD受到ESD靜電脈沖時(shí)，所述降壓?jiǎn)卧?00可以降低鉗位單元100的觸發(fā)電壓，所述鉗位單元100對(duì)電源線VDD的電位進(jìn)行鉗位限制。還包括固定電位線Vcc，所述固定電位線Vcc分別連接降壓?jiǎn)卧?00以及鉗位單元 100，為上述兩單元提供固定電位。所述鉗位單元100包括串接并且共襯底的第一 NMOS 101以及第二 NMOS 102 ；所述第一NMOS 101的柵極以及源極與地線GND連接；所述第二NMOS 102的漏極與電源線VDD 連接，柵極與所述固定電位線Vcc連接；所述第一NMOS 101以及第二NMOS 102的襯底與降壓?jiǎn)卧?00的輸出端B連接。所述降壓?jiǎn)卧?00包括RC延遲回路205、第三NMOS 203、第一 PM0S201以及第二 PMOS 202 ；所述RC延遲回路205的電阻端R連接電源線VDD，電容端C連接固定電位線Vcc，延遲端D與第二 PMOS 202的柵極連接；所述第二 PMOS 202、第一 PMOS 201以及第三 NMOS 203依次串接于電源線VDD以及地線GND之間，其中第二 PMOS 202與第一 PMOS 201 的串接節(jié)點(diǎn)定義為A，所述第三NMOS 203與第一 PMOS 201的串聯(lián)節(jié)點(diǎn)定義為C ；所述第二 PMOS 202以及第一 PMOS 201的襯底均連接至電源線VDD，第三NMOS 203的襯底連接至地線GND ；所述第三NMOS 203以及第一 PM0S201的柵極均連接至固定電位線Vcc。所述第三 NMOS 203與第一 PMOS 201的串聯(lián)節(jié)點(diǎn)C連接至輸出端B ；需要指出的是在正常工作時(shí)，固定電位線Vcc的電位介于電源線VDD以及地線GND 之間，且固定電位線Vcc與電源線VDD之間的電勢(shì)差大于第一 PMOS 201的閾值電壓，使得第一 PMOS 201始終處于導(dǎo)通狀態(tài)。同時(shí)固定電位線Vcc與地線GND之間的電勢(shì)差大于第二 NMOS 102的閾值電壓，且使得第二 NMOS 102以及第三NM0S203均始終處于導(dǎo)通狀態(tài)。此外為了簡(jiǎn)化電路結(jié)構(gòu)，通常選取器件時(shí)，使得所述第一 NMOS 101與第二 NMOS 102的規(guī)格相同；所述第一 PMOS 201與第二 PMOS 202的規(guī)格相同。下面結(jié)合圖6以及圖7對(duì)本實(shí)施例所述電源鉗位電路的工作原理作進(jìn)一步介紹。 假設(shè)圖中所有的場(chǎng)效應(yīng)晶體管均為增強(qiáng)型晶體管。圖6為圖5所示電路電源線VDD在正常工作電位時(shí)的電路狀態(tài)示意圖。如圖6所示，當(dāng)電源線VDD處于正常工作電壓時(shí)，電位恒定為VDDL。首先對(duì)于降壓?jiǎn)卧?00，RC延遲回路205中的延遲端D的電位與電源線VDD相同， 即使得第二 PMOS 202的柵極電位、襯底電位均與電源線VDD —致，為VDDL，此時(shí)第二 PMOS 202處于關(guān)閉狀態(tài)；第三NMOS 203的柵極連接至固定電源線Vcc，襯底接地線GND，柵極與襯底電勢(shì)差大于閾值電壓，而處于導(dǎo)通狀態(tài)；同時(shí)固定電位線Vcc與電源線VDD之間的電勢(shì)差大于第一 PMOS 201的閾值電壓，使得第一 PMOS 201也處于導(dǎo)通狀態(tài)；但上述串接的第二 PMOS 202、第一 PMOS 201以及第三NMOS 203中并未形成電流通路。因此所述串聯(lián)節(jié)點(diǎn) A以及串聯(lián)節(jié)點(diǎn)C的電位均與地線GND相同，為0電位。也即降壓?jiǎn)卧?00中與串聯(lián)節(jié)點(diǎn)C 相連接的輸出端B的電位為0。對(duì)于鉗位單元100，第一 NMOS 101以及第二 NMOS 102的襯底均與降壓?jiǎn)卧?00的輸出端B連接，因此電位均為0。第一 NMOS 101的柵極連接地線GND、第二 NMOS 102的柵極連接固定電位線Vcc，因此所述第一 NM0S101關(guān)閉而第二 NMOS 102導(dǎo)通。上述串接的第一 NMOS 101與第二 NM0S102同樣未形成電流通路。鉗位單元100不工作，因此也不影響電源線VDD的電位。圖7為圖5所示電路電源線VDD在受到ESD靜電脈沖時(shí)的電路狀態(tài)示意圖。如圖 7所示，當(dāng)電源線VDD受到ESD靜電脈沖時(shí)，將導(dǎo)致電源線VDD的瞬時(shí)電位迅速升高至較大水平，假設(shè)為VDDH。首先對(duì)于降壓?jiǎn)卧?00，由于RC延遲回路的滯后延遲效應(yīng)，在電源線VDD剛受到 ESD靜電脈沖時(shí)，延遲端D依然保持正常情況下的電位假設(shè)為VDDL，此時(shí)第二 PMOS 202的柵極與襯底之間就產(chǎn)生了電勢(shì)差，所述電勢(shì)差的大小為VDDH-VDDL，上述電勢(shì)差很容易超過(guò)第二 PMOS 202的閾值電壓，導(dǎo)致第二 PMOS 202開(kāi)啟導(dǎo)通，而對(duì)于第一 PMOS 201以及第三 NMOS 203，原本的導(dǎo)通狀態(tài)不會(huì)發(fā)生改變。因此降壓?jiǎn)卧?00中，串接的第二 PMOS 202、第一 PMOS 201以及第三NMOS 203中將形成從電源線VDD至地線GND的電流通路。此時(shí)串聯(lián)節(jié)點(diǎn)A以及串聯(lián)節(jié)點(diǎn)C的電位將根據(jù)分壓原則重新分布，假設(shè)第二 PMOS 203以及第一PMOS 201的導(dǎo)通內(nèi)阻總合為R，第三NM0S203的導(dǎo)通內(nèi)阻為r，則串聯(lián)節(jié)點(diǎn)C的電位大小應(yīng)當(dāng)為VDDH(r/R+r)。也即使得降壓?jiǎn)卧?00的輸出端B點(diǎn)的電位從正常工作的0電位抬高至 VDDH(r/R+r)。從背景技術(shù)可知，在雙NMOS鉗位電路中，形成電流的機(jī)制是觸發(fā)NMOS的寄生NPN 三極管工作，襯底相當(dāng)于所述寄生NPN三極管的基極?；鶚O的電位越高，NPN三極管的觸發(fā)電壓越低。因此上述降壓?jiǎn)卧?00的輸出端B點(diǎn)的電位升高，將能夠?qū)е裸Q位單元100的觸發(fā)電壓下降，也即電源線VDD受到ESD靜電脈沖時(shí)，更易于觸發(fā)鉗位單元100工作。所述鉗位單元100的工作原理在背景技術(shù)中有詳細(xì)介紹，此處不再贅述。通常為了明顯的抬高降壓?jiǎn)卧?00的輸出端B的電位，獲得較佳的降低鉗位單元 100觸發(fā)電壓的效果，在選取電路器件時(shí)，可以使得第三NMOS 203的導(dǎo)通內(nèi)阻r大于第二 PMOS 202以及第一 PMOS 201的導(dǎo)通內(nèi)阻之和R。此外，在鉗位單元100中抬高所述寄生NPN 三極管基極電位，降低觸發(fā)電壓的效果有遞減作用，并非抬的越高越好，因此實(shí)際選取第三 NMOS 203、第二 PMOS 202以及第一 PMOS 201時(shí)，具體的導(dǎo)通內(nèi)阻以及規(guī)格等根據(jù)需求進(jìn)行選擇。當(dāng)鉗位單元100工作后，串接的第二 NM0S102以及第一 NMOS 101中形成從電源線 VDD到地線GND電流通路；此時(shí)在降壓?jiǎn)卧?00中，隨著RC延遲回路205的延遲失效，延遲端D的電位逐漸與電源線VDD相持平，降壓?jiǎn)卧?00中從電源線VDD到地線GND的電流通路將關(guān)閉。電源線VDD的電位將主要通過(guò)鉗位單元100拉低直至恢復(fù)到正常工作的電位狀態(tài)，最終實(shí)現(xiàn)鉗位限制的功能。除上述實(shí)施例外，本發(fā)明還提供了一種電源鉗位電路，如圖8所示。本實(shí)施例在上述實(shí)施例的基礎(chǔ)上，于降壓?jiǎn)卧?00中增設(shè)了第四NM0S204，所述第四NMOS 204的襯底以及漏極與地線GND連接，漏極與第三NMOS 203的柵極連接，柵極和所述第三NMOS 203與第一 PMOS的串聯(lián)節(jié)點(diǎn)C連接。通過(guò)增設(shè)第四NMOS 204將進(jìn)一步提高所述降壓?jiǎn)卧?00的抬高輸出端B點(diǎn)電位的效果，具體原理如下所述。圖9為圖8所示電路電源線VDD在正常工作電位時(shí)的電路狀態(tài)示意圖。如圖6所示，當(dāng)電源線VDD處于正常工作電壓時(shí)，電位恒定為VDDL。首先對(duì)于降壓?jiǎn)卧?00，RC延遲回路205中的延遲端D的電位與電源線VDD相同， 即使得第二 PMOS 202的柵極電位、襯底電位均與電源線VDD —致，為VDDL，此時(shí)第二 PMOS 202處于關(guān)閉狀態(tài)；第三NMOS 203的柵極連接至固定電源線Vcc，襯底接地線GND，柵極與襯底電勢(shì)差大于閾值電壓，而處于導(dǎo)通狀態(tài)；同時(shí)固定電位線Vcc與電源線VDD之間的電勢(shì)差大于第一 PMOS 201的閾值電壓，使得第一 PMOS 201也處于導(dǎo)通狀態(tài)；但上述串接的第二 PMOS 202、第一 PMOS 201以及第三NMOS 203中并未形成電流通路。因此所述串聯(lián)節(jié)點(diǎn) A以及串聯(lián)節(jié)點(diǎn)C的電位均與地線GND相同，為0電位。而第四NMOS 204的柵極連接至所述串聯(lián)節(jié)點(diǎn)C，襯底與地線GND連接，電位均為0，因此也處于關(guān)閉狀態(tài)。上述降壓?jiǎn)卧?00 中與串聯(lián)節(jié)點(diǎn)C相連接的輸出端B的電位為0。對(duì)于鉗位單元100，第一 NMOS 101以及第二 NMOS 102的襯底均與降壓?jiǎn)卧?00的輸出端B連接，因此電位均為0。第一 NMOS 101的柵極連接地線GND、第二 NMOS 102的柵極連接固定電位線Vcc，因此所述第一 NM0S101關(guān)閉而第二 NMOS 102導(dǎo)通。上述串接的第一 NMOS 101與第二 NM0S102同樣未形成電流通路。鉗位單元100不工作。
圖10為圖8所示電路電源線VDD在受到ESD靜電脈沖時(shí)的電路狀態(tài)示意圖。如圖10所示，當(dāng)電源線VDD受到ESD靜電脈沖時(shí)，將導(dǎo)致電源線VDD的瞬時(shí)電位迅速升高至較大水平，同樣假設(shè)為VDDH。首先對(duì)于降壓?jiǎn)卧?00，由于RC延遲回路的滯后延遲效應(yīng)，在電源線VDD剛受到 ESD靜電脈沖時(shí)，延遲端D依然保持正常情況下的電位假設(shè)為VDDL，此時(shí)第二 PMOS 202的柵極與襯底之間就產(chǎn)生了電勢(shì)差，所述電勢(shì)差的大小為VDDH-VDDL，上述電勢(shì)差很容易超過(guò)第二 PMOS 202的閾值電壓，導(dǎo)致第二 PMOS 202開(kāi)啟導(dǎo)通，而對(duì)于第一 PMOS 201以及第三 NMOS 203，原本的導(dǎo)通狀態(tài)不會(huì)發(fā)生改變。因此降壓?jiǎn)卧?00中，串接的第二 PMOS 202、第一 PMOS 201以及第三NMOS 203中將形成從電源線VDD至地線GND的電流通路，串聯(lián)節(jié)點(diǎn) C的電位將升高。隨著串聯(lián)節(jié)點(diǎn)C的電位升高，第四NM0S204的柵極電位也在升高，而由于第四NMOS 204的襯底接地線GND，第四NMOS 204將很快導(dǎo)通。第四NMOS 204導(dǎo)通后，其漏極連接第三NMOS 203的柵極，而漏極連接地線GND，將使得所述第三NMOS 203的柵極電位被反向拉低，進(jìn)一步使得第三NMOS 203的導(dǎo)通能力減弱，變相增加了第三NM0S203的導(dǎo)通內(nèi)阻。假設(shè)第二 PMOS 203以及第一 PMOS 201的導(dǎo)通內(nèi)阻總合為R，第三NMOS 203的原導(dǎo)通內(nèi)阻為r，則于前述實(shí)施例相比，由于第四NM0S204的附加作用，串聯(lián)節(jié)點(diǎn)C的電位應(yīng)當(dāng)高于VDDH(r/R+r)。與前述實(shí)施例相比，能夠使得降壓?jiǎn)卧?00輸出端B點(diǎn)的電位從正常工作的0電位升高至更高的電位。與前述實(shí)施例原理相同，上述降壓?jiǎn)卧?00輸出端B點(diǎn)的電位升高，將能夠?qū)е裸Q位單元100的觸發(fā)電壓下降，也即電源線VDD受到ESD靜電脈沖時(shí)，更易于觸發(fā)鉗位單元 100工作。此處不再贅述。同樣為了明顯的抬高降壓?jiǎn)卧?00的輸出端B的電位，獲得較佳的降低鉗位單元 100觸發(fā)電壓的效果，在選取電路器件時(shí)，可以使得第三NMOS 203的導(dǎo)通內(nèi)阻r大于第二 PMOS 202以及第一 PMOS 201的導(dǎo)通內(nèi)阻之和R。具體規(guī)格根據(jù)需求進(jìn)行選擇。當(dāng)鉗位單元100工作后，串接的第二 NMOS 102以及第一 NMOS 101中形成從電源線VDD到地線GND電流通路；此時(shí)在降壓?jiǎn)卧?00中，隨著RC延遲回路205的延遲失效，延遲端D的電位逐漸與電源線VDD相持平，降壓?jiǎn)卧?00中從電源線VDD到地線GND的電流通路將關(guān)閉，串聯(lián)節(jié)點(diǎn)C的電位也回復(fù)至0電位，第四NMOS 204也隨之關(guān)閉。電源線VDD 的電位將主要通過(guò)鉗位單元100拉低直至恢復(fù)到正常工作的電位狀態(tài)，最終實(shí)現(xiàn)鉗位限制的功能。本發(fā)明雖然以較佳實(shí)施例公開(kāi)如上，但其并不是用來(lái)限定權(quán)利要求，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動(dòng)和修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種電源鉗位電路，其特征在于，包括電源線、地線、鉗位單元以及降壓?jiǎn)卧?；所述電源線與地線之間并接鉗位單元以及降壓?jiǎn)卧?；所述降壓?jiǎn)卧c鉗位單元連接；在電源線受到ESD靜電脈沖時(shí)，所述降壓?jiǎn)卧档豌Q位單元的觸發(fā)電壓，所述鉗位單元對(duì)電源線的電位進(jìn)行鉗位限制。
2.如權(quán)利要求1所述的電源鉗位電路，其特征在于，還包括固定電位線，所述固定電位線分別連接降壓?jiǎn)卧约般Q位單元，為上述兩單元提供固定電位。
3.如權(quán)利要求2所述的電源鉗位電路，其特征在于，所述鉗位單元包括串接并且共襯底的第一 NMOS以及第二 NMOS ；所述第一 NMOS的柵極以及源極與地線連接；所述第二 NMOS 的漏極與電源線連接，柵極與所述固定電位線連接；所述第一NMOS以及第二NMOS的襯底與降壓?jiǎn)卧妮敵龆诉B接。
4.如權(quán)利要求3所述的電源鉗位電路，其特征在于，所述降壓?jiǎn)卧≧C延遲回路、 第三NM0S、第一 PMOS以及第二 PMOS ；所述RC延遲回路的電阻端連接電源線，電容端連接固定電位線，延遲端與第二 PMOS的柵極連接；所述第二 PM0S、第一 PMOS以及第三NMOS依次串接于電源線以及地線之間；所述第二 PMOS以及第一 PMOS的襯底均連接至電源線，第三NMOS的襯底連接至地線；所述第三NMOS 以及第一 PMOS的柵極均連接至固定電位線。所述第三NMOS與第一 PMOS的串聯(lián)節(jié)點(diǎn)連接至輸出端；
5.如權(quán)利要求4所述的電源鉗位電路，其特征在于，所述降壓?jiǎn)卧€包括第四NM0S， 所述第四NMOS的襯底以及漏極與地線連接，漏極與第三NMOS的柵極連接，柵極和所述第三 NMOS與第一 PMOS的串聯(lián)節(jié)點(diǎn)連接。
6.如權(quán)利要求4所述的電源鉗位電路，其特征在于，所述第一NMOS與第二 NMOS的規(guī)格相同。
7.如權(quán)利要求4所述的電源鉗位電路，其特征在于，所述第一PMOS與第二 PMOS的規(guī)格相同。
8.如權(quán)利要求4所述的電源鉗位電路，其特征在于，所述第三NMOS的導(dǎo)通內(nèi)阻大于所述第一 PMOS以及第二 PMOS的導(dǎo)通內(nèi)阻之和。
9.如權(quán)利要求3、4以及5所述的電源鉗位電路，其特征在于，所述電源鉗位電路中各場(chǎng)效應(yīng)晶體管均為增強(qiáng)型M0SFET。
全文摘要
本發(fā)明提供了一種電源鉗位電路，其特征在于，包括電源線、地線、鉗位單元以及降壓?jiǎn)卧?；所述電源線與地線之間并接鉗位單元以及降壓?jiǎn)卧?；所述降壓?jiǎn)卧c鉗位單元連接；在電源線受到ESD靜電脈沖時(shí)，所述降壓?jiǎn)卧档豌Q位單元的觸發(fā)電壓，所述鉗位單元對(duì)電源線的電位進(jìn)行鉗位限制。與現(xiàn)有技術(shù)相比，本發(fā)明提供的電源鉗位電路具有以下優(yōu)點(diǎn)具有較低的觸發(fā)電壓，及時(shí)響應(yīng)ESD靜電脈沖，同時(shí)能夠承受較高的工作電壓，以滿足大能量脈沖時(shí)對(duì)電源線的鉗位保護(hù)需求。
文檔編號(hào)H02H9/04GK102208805SQ20101014408
公開(kāi)日2011年10月5日 申請(qǐng)日期2010年3月31日 優(yōu)先權(quán)日2010年3月31日
發(fā)明者單毅 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司