專(zhuān)利名稱(chēng)：供電控制電路及包括該供電控制電路的半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，更具體而言，涉及供電控制電路以及包括該供電控制電路的半導(dǎo)體裝置。
背景技術(shù)：
半導(dǎo)體裝置，尤其是存儲(chǔ)器，具有多個(gè)存儲(chǔ)體(Memory Bank)，數(shù)據(jù)輸出所述多個(gè)存儲(chǔ)體并從所述存儲(chǔ)體輸出。存儲(chǔ)器接收用于指定數(shù)據(jù)要輸入和要輸出數(shù)據(jù)的存儲(chǔ)體的地址信號(hào)。相應(yīng)地，由地址信號(hào)指定的存儲(chǔ)體將被激活。為了激活存儲(chǔ)體，應(yīng)向存儲(chǔ)體供應(yīng)合適的電力。相應(yīng)地，存儲(chǔ)器具有用于向地址信號(hào)所指定的存儲(chǔ)體供電的供電控制電路。圖1是現(xiàn)有的半導(dǎo)體裝置的結(jié)構(gòu)示意圖。參見(jiàn)圖1，現(xiàn)有的半導(dǎo)體裝置包括第一存儲(chǔ)體BankO至第八存儲(chǔ)體Bank7、以及第一電力模塊PWRO至第四電力模塊PWR3。第一存儲(chǔ)體BankO至第八存儲(chǔ)體Bank7儲(chǔ)存數(shù)據(jù)并輸出所儲(chǔ)存的數(shù)據(jù)，第一電力模塊PWRO至第四電力模塊PWR3向第一存儲(chǔ)體BankO至第八存儲(chǔ)體Bank7供電。在現(xiàn)有的半導(dǎo)體裝置中，以簡(jiǎn)單的方式實(shí)現(xiàn)供電控制。參見(jiàn)圖1，當(dāng)將激活第一存儲(chǔ)體BankO或第二存儲(chǔ)體Bankl時(shí)，經(jīng)由第一電力模塊PWRO來(lái)供電，而當(dāng)要激活第三存儲(chǔ)體Bank2或第四存儲(chǔ)體Bank3時(shí)，經(jīng)由第二電力模塊PWRl來(lái)供電。換言之，現(xiàn)有的半導(dǎo)體裝置僅是經(jīng)由負(fù)責(zé)要激活的各個(gè)存儲(chǔ)體的電力模塊來(lái)向要激活的存儲(chǔ)體供電，以此減少電力消耗。近來(lái)，已研發(fā)出三維半導(dǎo)體裝置，在所述三維半導(dǎo)體裝置中，多個(gè)芯片堆疊并封裝在單個(gè)封裝內(nèi)。多個(gè)芯片經(jīng)由導(dǎo)線(xiàn)或穿通硅通孔(TSV)而彼此電連接，以為單個(gè)半導(dǎo)體裝置操作。由于三維半導(dǎo)體裝置受到積極的研發(fā)，因此需要一種在三維結(jié)構(gòu)中有效地供電的方法。

發(fā)明內(nèi)容
因此，本發(fā)明的各個(gè)示例性實(shí)施方式可以提供一種能夠在三維半導(dǎo)體裝置以及包括該三維半導(dǎo)體裝置的半導(dǎo)體裝置中有效地供電的供電控制電路。在本發(fā)明的一個(gè)實(shí)施方式中，提供一種供電控制電路，包括供電控制單元，被配置為接收存儲(chǔ)列(Rank)模式信號(hào)，并基于存儲(chǔ)列模式信號(hào)所指定的存儲(chǔ)列模式、片選信號(hào)、和存儲(chǔ)體地址信號(hào)來(lái)產(chǎn)生多個(gè)供電使能信號(hào)；以及多個(gè)電力模塊，被配置為基于多個(gè)供電使能信號(hào)而向多個(gè)芯片中的多個(gè)存儲(chǔ)體提供電力。在本發(fā)明的另一個(gè)實(shí)施方式中，提供一種半導(dǎo)體裝置，包括垂直地堆疊并具有在垂直方向上位于相同的位置的四個(gè)存儲(chǔ)體區(qū)的多個(gè)芯片；以及供電控制電路，被配置為在第一存儲(chǔ)列模式下響應(yīng)于存儲(chǔ)體地址信號(hào)而共同地向多個(gè)芯片的四個(gè)存儲(chǔ)體區(qū)中的兩個(gè)存儲(chǔ)體區(qū)提供電力，并在第二存儲(chǔ)列模式下響應(yīng)于片選信號(hào)而共同地向多個(gè)芯片的四個(gè)存儲(chǔ)體區(qū)中的兩個(gè)存儲(chǔ)體區(qū)提供電力。在本發(fā)明的又一個(gè)實(shí)施方式中，提供一種半導(dǎo)體裝置，包括垂直地堆疊并具有在垂直方向上位于相同的位置的多個(gè)存儲(chǔ)體區(qū)的多個(gè)芯片；以及供電控制電路，被配置為基于存儲(chǔ)列模式、片選信號(hào)和存儲(chǔ)體地址信號(hào)而向多個(gè)芯片的多個(gè)存儲(chǔ)體區(qū)提供電力，其中， 多個(gè)芯片的多個(gè)存儲(chǔ)體區(qū)基于存儲(chǔ)列模式而被分配了不同的存儲(chǔ)體地址信號(hào)。


下面結(jié)合附圖描述本發(fā)明的特點(diǎn)、方面和實(shí)施方式，其中圖1是現(xiàn)有的半導(dǎo)體裝置的結(jié)構(gòu)示意圖；圖2是根據(jù)本發(fā)明的實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)示意圖；圖3是圖2所示的供電控制單元的輸入和輸出信號(hào)的框圖；圖4是對(duì)根據(jù)本發(fā)明實(shí)施方式的半導(dǎo)體裝置中的多個(gè)芯片的存儲(chǔ)體分配片選信號(hào)和存儲(chǔ)體地址信號(hào)的示例；以及圖5是圖3所示的供電控制單元的詳細(xì)結(jié)構(gòu)。
具體實(shí)施例方式現(xiàn)在將仔細(xì)參考符合本公開(kāi)的示例性實(shí)施方式，附圖中圖示了本公開(kāi)的例子。只要可能，將在附圖全文中使用相同的附圖標(biāo)記來(lái)表示相同或相似的部分。圖2是根據(jù)本發(fā)明實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)示意圖。參見(jiàn)圖2，半導(dǎo)體裝置1 可以包括堆疊有三個(gè)芯片m0、s0和si的三維半導(dǎo)體裝置。然而，堆疊的芯片數(shù)量并沒(méi)有限制，可以堆疊更多的芯片。第一芯片m0可以作為主芯片操作，第二芯片sO和第三芯片si可以作為從芯片操作。第一至第三芯片mO、sO和si中的每個(gè)芯片，或者除第一芯片mO外的第二芯片sO和第三芯片si中的每個(gè)芯片，可以具有但不限于八個(gè)存儲(chǔ)體(Memory Bank), 并且八個(gè)存儲(chǔ)體可以被劃分為四個(gè)存儲(chǔ)體區(qū)UL、DL、UR和DR。根據(jù)應(yīng)用，第一芯片mO可以不具有存儲(chǔ)體。在半導(dǎo)體裝置1中，第一至第三芯片mO、sO和si垂直地堆疊并構(gòu)成單個(gè)的半導(dǎo)體裝置。相應(yīng)地，第一至第三芯片mO、sO和si的存儲(chǔ)體區(qū)UL0-UL2、DL0-DL2、UR0-UR2和 DR0-DR2在垂直方向上位于相同的位置。也就是說(shuō)，第二芯片sO和第三芯片si的第一存儲(chǔ)體區(qū)ULl和UL2在其各自的平面內(nèi)在相同的位置上位于第一芯片mO的第一存儲(chǔ)體區(qū)ULO 上方，并且第二芯片sO和第三芯片si的第二存儲(chǔ)體區(qū)DLl和DL2在其各自的平面內(nèi)在相同的位置上位于第一芯片mO的第二存儲(chǔ)體區(qū)DLO上方。第三存儲(chǔ)體區(qū)UR0-UR2以及第四存儲(chǔ)體區(qū)DR0-DR2也可以以相同的方式來(lái)布置。參見(jiàn)圖2，第一芯片mO可以具有供電電路。第一芯片mO利用供電電路向第一至第三芯片mO、sO和si供電。由于半導(dǎo)體裝置1是堆疊有多個(gè)芯片并封裝為單個(gè)半導(dǎo)體裝置的三維半導(dǎo)體裝置，因此，經(jīng)由第一芯片mO的供電電路所供應(yīng)的電力可以經(jīng)由諸如導(dǎo)線(xiàn)和穿通硅通孔(TSV)的電連接元件而供應(yīng)至第二芯片sO和第三芯片Si。供電電路可以包括供電控制單元100以及由附圖標(biāo)記10-40所表示的第一電力模塊PWRO至第四電力模塊 PWR3。供電控制單元100產(chǎn)生用于向第一至第三芯片mO、sO和si中要激活的存儲(chǔ)體供電的供電使能信號(hào)PWR0_en-PWR3_en。第一電力模塊10至第四電力模塊40分別分配給第一至第四存儲(chǔ)體區(qū)UL、DL、UR和DR，并向第一至第三芯片m0、s0和si供電。由第一電力模塊 10至第四電力模塊40產(chǎn)生的電力可經(jīng)由導(dǎo)線(xiàn)或TSV而共同供應(yīng)至第一至第三芯片m0、s0 禾口 si。所述的電力包括用于存儲(chǔ)體的輸入/輸出操作的所有內(nèi)部電壓。內(nèi)部電壓的一個(gè)例子包括但不限于在輸入/輸出數(shù)據(jù)時(shí)使用的核心電壓。圖3是圖2所示的供電控制單元的輸入和輸出信號(hào)的框圖；參見(jiàn)圖3，供電控制單元100接收一個(gè)或更多個(gè)存儲(chǔ)列(Rank)模式信號(hào)，并基于存儲(chǔ)列模式信號(hào)所指定的存儲(chǔ)列模式、片選信號(hào)CS<0 3>和存儲(chǔ)體地址信號(hào)BanKO 7>而產(chǎn)生供電使能信號(hào)PWR0_en-PWR3_ en?；诖鎯?chǔ)列模式，單個(gè)半導(dǎo)體裝置可以被劃分為多個(gè)存儲(chǔ)列，從而作為一個(gè)或更多個(gè)存儲(chǔ)列來(lái)操作。存儲(chǔ)列模式可包括第一存儲(chǔ)列模式、第二存儲(chǔ)列模式，和第三存儲(chǔ)列模式。在第一存儲(chǔ)列模式下，半導(dǎo)體裝置作為一個(gè)存儲(chǔ)列來(lái)操作，在第二存儲(chǔ)列模式下，半導(dǎo)體裝置作為兩個(gè)存儲(chǔ)列來(lái)操作。在第三存儲(chǔ)列模式下，半導(dǎo)體裝置作為四個(gè)存儲(chǔ)列來(lái)操作。存儲(chǔ)列模式可以由設(shè)置在半導(dǎo)體裝置中的模式寄存器組(MRQ所產(chǎn)生的存儲(chǔ)列模式信號(hào)IRank、 2Rank和4Rank來(lái)確定。片選信號(hào)CS<0:3>可以是經(jīng)由焊盤(pán)而從外部輸入的指令信號(hào)，并用作激活存儲(chǔ)列的信號(hào)，所述存儲(chǔ)列是在如上述的作為多個(gè)存儲(chǔ)列來(lái)操作的半導(dǎo)體裝置中實(shí)際要操作的存儲(chǔ)列。相應(yīng)地，在2Rank模式下可以使用兩個(gè)片選信號(hào)CS<0 1>，在4Rank模式下可以使用四個(gè)片選信號(hào)CS<0:3>。存儲(chǔ)體地址信號(hào)Bank<0:7>是用于指定要激活的存儲(chǔ)體的信號(hào)，并通過(guò)經(jīng)由焊盤(pán)輸入的地址信號(hào)而產(chǎn)生。圖4是對(duì)半導(dǎo)體裝置多個(gè)的存儲(chǔ)體分配片選信號(hào)和存儲(chǔ)體地址信號(hào)的示例。圖4 表示當(dāng)半導(dǎo)體裝置1分別操作在第一存儲(chǔ)列模式“IRank模式”、第二存儲(chǔ)列模式“2Rank模式”和第三存儲(chǔ)列模式“4Rank模式”時(shí)信號(hào)的分配。首先，在第一存儲(chǔ)列模式“ IRank模式” 下，由于半導(dǎo)體裝置1作為一個(gè)存儲(chǔ)列來(lái)操作，因此使用一個(gè)片選信號(hào)CS<0>。第一至第四存儲(chǔ)體地址信號(hào)BanKO :3> (為了簡(jiǎn)潔，圖4中僅示出阿拉伯?dāng)?shù)字)被分配給第一存儲(chǔ)體區(qū) ULl和UL2以及第三存儲(chǔ)體區(qū)URl和UR2，而第五至第八存儲(chǔ)體地址信號(hào)Bank<4:7>被分配給第二存儲(chǔ)體區(qū)DLl和DL2以及第四存儲(chǔ)體區(qū)DRl和DR2。在第二存儲(chǔ)列模式“2Rank模式”下，由于半導(dǎo)體裝置1作為兩個(gè)存儲(chǔ)列來(lái)操作，因此使用兩個(gè)片選信號(hào)cs<0 1>。相應(yīng)地，第一片選信號(hào)CS<0>被分配給作為第一存儲(chǔ)列的第一存儲(chǔ)體區(qū)ULl和UL2以及第三存儲(chǔ)體區(qū)URl和UR2，而第二片選信號(hào)CS<1>被分配給作為第二存儲(chǔ)列的第二存儲(chǔ)體區(qū)DLl和DL2以及第四存儲(chǔ)體區(qū)DRl和DR2。另外，第一至第四存儲(chǔ)體地址信號(hào)Bank<0:3>被分配給下部芯片的第一至第四存儲(chǔ)體區(qū)ULl、DLl、URl和DRl， 而第五至第八存儲(chǔ)體地址信號(hào)Bank<4:7>被分配給上部芯片的UL2、DL2、UR2和DR2。在第三存儲(chǔ)列模式“4Rank模式”下，由于半導(dǎo)體裝置1作為四個(gè)存儲(chǔ)列來(lái)操作，因此使用四個(gè)片選信號(hào)CS<0:3>。第一片選信號(hào)CS<0>被分配給作為第一存儲(chǔ)列的第一存儲(chǔ)體區(qū)ULl和UL2，第二片選信號(hào)CS<1>被分配給作為第二存儲(chǔ)列的第二存儲(chǔ)體區(qū)DLl和DL2， 第三片選信號(hào)CS<2>被分配給作為第三存儲(chǔ)列的第三存儲(chǔ)體區(qū)URl和UR2，而第四片選信號(hào) CS<3>被分配給作為第四存儲(chǔ)列的第四存儲(chǔ)體區(qū)DRl和DR2。此外，第一至第四存儲(chǔ)體地址4/7頁(yè)
信號(hào)Bank<0:3>被分配給下部芯片的第一至第四存儲(chǔ)體區(qū)ULl、DLl、URl和DRl，而第五至第八存儲(chǔ)體地址信號(hào)Bank<4 7>被分配給上部芯片的第一至第四存儲(chǔ)體區(qū)UL2、DL2、UR2和 DR2。在表1中給出這些分配。表 權(quán)利要求
1.一種供電控制電路，包括供電控制單元，所述供電控制單元被配置為接收存儲(chǔ)列模式信號(hào)，并基于由所述存儲(chǔ)列模式信號(hào)指定的存儲(chǔ)列模式、片選信號(hào)和存儲(chǔ)體地址信號(hào)來(lái)產(chǎn)生多個(gè)供電使能信號(hào)；以及多個(gè)電力模塊，所述多個(gè)電力模塊被配置為基于所述多個(gè)供電使能信號(hào)而向多個(gè)芯片的多個(gè)存儲(chǔ)體提供電力。
2.如權(quán)利要求1所述的供電控制電路，其中，所述供電控制單元在第一存儲(chǔ)列模式下基于所述存儲(chǔ)體地址信號(hào)而產(chǎn)生所述供電使能信號(hào)。
3.如權(quán)利要求2所述的供電控制電路，其中，所述供電控制單元在第二存儲(chǔ)列模式下基于兩個(gè)片選信號(hào)來(lái)產(chǎn)生所述供電使能信號(hào)。
4.如權(quán)利要求3所述的供電控制電路，其中，所述供電控制單元在第三存儲(chǔ)列模式下基于四個(gè)片選信號(hào)來(lái)產(chǎn)生所述供電使能信號(hào)。
5.如權(quán)利要求4所述的供電控制電路，其中，所述供電控制單元包括信號(hào)組合部，所述信號(hào)組合部被配置為接收所述存儲(chǔ)體地址信號(hào)并產(chǎn)生第一至第三組合信號(hào)；以及供電使能信號(hào)發(fā)生部，所述供電使能信號(hào)發(fā)生部被配置為接收一個(gè)或更多個(gè)所述存儲(chǔ)列模式信號(hào)，以基于由所述存儲(chǔ)列模式信號(hào)指定的存儲(chǔ)列模式、所述片選信號(hào)和所述第一至第三組合信號(hào)來(lái)產(chǎn)生所述多個(gè)供電使能信號(hào)。
6.如權(quán)利要求1所述的供電控制電路，其中，所述電力通過(guò)穿通硅通孔TSV共同地提供給所述多個(gè)芯片的所述多個(gè)存儲(chǔ)體。
7.如權(quán)利要求1所述的供電控制電路，其中，所述電力包括用于所述存儲(chǔ)體的操作的內(nèi)部電壓。
8.一種半導(dǎo)體裝置，包括垂直地堆疊并具有在垂直方向上位于相同的位置的四個(gè)存儲(chǔ)體區(qū)的多個(gè)芯片；以及供電控制電路，所述供電控制電路被配置為在第一存儲(chǔ)列模式下響應(yīng)于存儲(chǔ)體地址信號(hào)而共同地向所述多個(gè)芯片的所述四個(gè)存儲(chǔ)體區(qū)中的兩個(gè)存儲(chǔ)體區(qū)提供電力，并且在第二存儲(chǔ)列模式下響應(yīng)于片選信號(hào)而共同地向所述多個(gè)芯片的所述四個(gè)存儲(chǔ)體區(qū)中的兩個(gè)存儲(chǔ)體區(qū)提供電力。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，其中，所述供電控制單元被配置為在第三存儲(chǔ)列模式下響應(yīng)于片選信號(hào)而向所述多個(gè)芯片的所述四個(gè)存儲(chǔ)體區(qū)中的一個(gè)存儲(chǔ)體區(qū)提供電力。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，其中，在所述第二存儲(chǔ)列模式下使用兩個(gè)芯片選擇信號(hào)，而在所述第三存儲(chǔ)列模式下使用四個(gè)芯片選擇信號(hào)。
11.如權(quán)利要求8所述的半導(dǎo)體裝置，其中，所述供電控制電路通過(guò)穿通硅通孔TSV而向所述多個(gè)芯片的所述存儲(chǔ)體區(qū)提供電力。
12.如權(quán)利要求8所述的半導(dǎo)體裝置，其中，所述電力包括構(gòu)成所述存儲(chǔ)體區(qū)的存儲(chǔ)體的操作所使用的內(nèi)部電壓。
13.如權(quán)利要求9所述的半導(dǎo)體裝置，其中，所述供電控制電路包括供電控制單元，所述供電控制單元被配置為接收存儲(chǔ)列模式信號(hào)，以基于根據(jù)所述存儲(chǔ)列模式信號(hào)的存儲(chǔ)列模式、所述片選信號(hào)和所述存儲(chǔ)體地址信號(hào)來(lái)產(chǎn)生多個(gè)供電使能信號(hào)；以及多個(gè)電力模塊，所述電力模塊被配置為基于所述多個(gè)供電使能信號(hào)而提供電力。
14.如權(quán)利要求13所述的半導(dǎo)體裝置，其中，所述供電控制單元包括信號(hào)組合部，所述信號(hào)組合部被配置為將所述存儲(chǔ)體地址信號(hào)組合并產(chǎn)生第一至第三組合信號(hào)；以及供電使能信號(hào)發(fā)生部，所述供電使能信號(hào)發(fā)生部被配置為基于所述存儲(chǔ)列模式、所述片選信號(hào)和所述第一至第三組合信號(hào)來(lái)產(chǎn)生所述多個(gè)供電使能信號(hào)。
15.一種半導(dǎo)體裝置，包括垂直地堆疊并具有在垂直方向上位于相同的位置的多個(gè)存儲(chǔ)體區(qū)的多個(gè)芯片；以及供電控制電路，所述供電控制電路被配置為基于存儲(chǔ)列模式、片選信號(hào)和存儲(chǔ)體地址信號(hào)而向所述多個(gè)芯片的所述多個(gè)存儲(chǔ)體區(qū)提供電力，其中，所述多個(gè)芯片的所述多個(gè)存儲(chǔ)體區(qū)基于所述存儲(chǔ)列模式而被分配不同的存儲(chǔ)體地址信號(hào)。
16.如權(quán)利要求15所述的半導(dǎo)體裝置，其中，所述供電控制電路在第一存儲(chǔ)列模式下基于所述存儲(chǔ)體地址信號(hào)而向所述多個(gè)芯片的所述多個(gè)存儲(chǔ)體區(qū)提供電力。
17.如權(quán)利要求16所述的半導(dǎo)體裝置，其中，所述供電控制電路在第二存儲(chǔ)列模式下基于所述片選信號(hào)而向所述多個(gè)芯片的所述多個(gè)存儲(chǔ)體區(qū)提供電力。
18.如權(quán)利要求17所述的半導(dǎo)體裝置，其中，所述供電控制電路在第三存儲(chǔ)列模式下基于所述片選信號(hào)而向所述多個(gè)芯片的所述多個(gè)存儲(chǔ)體區(qū)提供電力。
19.如權(quán)利要求15所述的半導(dǎo)體裝置，其中，所述供電控制電路通過(guò)穿通硅通孔TSV而向所述多個(gè)芯片的所述存儲(chǔ)體區(qū)提供電力。
20.如權(quán)利要求15所述的半導(dǎo)體裝置，其中，所述電力包括構(gòu)成所述存儲(chǔ)體區(qū)的存儲(chǔ)體的操作所使用的內(nèi)部電壓。
全文摘要
本發(fā)明提供一種供電控制電路，包括供電控制單元，被配置為接收存儲(chǔ)列模式信號(hào)，并基于存儲(chǔ)列模式信號(hào)所指定的存儲(chǔ)列模式、片選信號(hào)和存儲(chǔ)體地址信號(hào)來(lái)產(chǎn)生多個(gè)供電使能信號(hào)；以及多個(gè)電力模塊，被配置為基于多個(gè)供電使能信號(hào)而向多個(gè)芯片中的多個(gè)存儲(chǔ)體供電。
文檔編號(hào)H02M1/00GK102208861SQ201010244669
公開(kāi)日2011年10月5日 申請(qǐng)日期2010年8月4日 優(yōu)先權(quán)日2010年3月29日
發(fā)明者陳伸顯 申請(qǐng)人:海力士半導(dǎo)體有限公司