一種功率管分段柵驅(qū)動(dòng)電路的制作方法
【專利摘要】本發(fā)明涉及集成電路驅(qū)動(dòng)器技術(shù)，具體的說是涉及一種低EMI功率管分段柵驅(qū)動(dòng)電路。本發(fā)明所述的功率管分段柵驅(qū)動(dòng)電路，通過采用不同的速度對(duì)功率管柵極電壓進(jìn)行充放電，功率管柵極電壓開始變化時(shí)，充放電速度比較慢，防止出現(xiàn)大的dv/dt和di/dt，電壓達(dá)到一定值后開始快速充放電，這樣不但功率管的開關(guān)速度較快，而且能夠?qū)崿F(xiàn)對(duì)開關(guān)電源中EMI抑制的目的。本發(fā)明的有益效果為，功率管的開關(guān)速度較快，而且能夠?qū)崿F(xiàn)對(duì)開關(guān)電源中EMI抑制的目的。本發(fā)明尤其適用于功率管分段柵驅(qū)動(dòng)電路。
【專利說明】一種功率管分段柵驅(qū)動(dòng)電路【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路驅(qū)動(dòng)器技術(shù)，具體的說是涉及一種低EMI功率管分段柵驅(qū)動(dòng)電路。
【背景技術(shù)】
[0002]隨著能源的日趨緊張，對(duì)能源如何進(jìn)行合理的利用越來越被提上了日程。開關(guān)電源以其效率高，熱耗小等優(yōu)點(diǎn)得到了廣泛的應(yīng)用。隨著市場(chǎng)對(duì)開關(guān)電源輸出電流以及效率等要求的不斷提高，集成功率管所占的芯片面積和功率管柵極電容也隨之增加，為了使功率管柵極上的PWM電壓變化更陡峭，需要前級(jí)驅(qū)動(dòng)電路提供大的充電和放電電流。
[0003]經(jīng)典的驅(qū)動(dòng)器電路由反相器鏈組成，如圖1所示。其中，Cp為功率管柵極寄生電容。為了更快的對(duì)Cp電容充放電，反向器的驅(qū)動(dòng)能力將會(huì)逐級(jí)進(jìn)行放大，從而在控制信號(hào)發(fā)生翻轉(zhuǎn)時(shí)，勢(shì)必在功率管柵極產(chǎn)生較大的dv/dt和di/dt，其中dv/dt為單位時(shí)間內(nèi)電壓的變化率，di/dt為單位時(shí)間內(nèi)電流的變化率，使開關(guān)電源產(chǎn)生較大的電磁干擾(Electro-Magnetic Interference, EMI)噪聲。

【發(fā)明內(nèi)容】

[0004]本發(fā)明所要解決的，就是針對(duì)上述問題，提出一種低EMI功率管分段柵驅(qū)動(dòng)電路，采用不同的速度對(duì)功率管柵極電壓進(jìn)行充放電。
[0005]本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案是:一種功率管分段柵驅(qū)動(dòng)電路，其特征在于,包括第一 PMOS管MPl、第二 PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五 PMOS 管 MP5、第一 NMOS 管 MNl、第二 NMOS 管 MN2、第三 NMOS 管 MN3、第四 NMOS 管 MN4、第五NMOS管麗5、電容Cl、電阻R1、同向器IVl、第一反向器INVl和第二反向器INV2 ；
[0006]第一 PMOS管MPl的源極、第二 PMOS管MP2的源極、第三PMOS管MP3的源極和第四PMOS管MP4的源極均接電源VDD ；
[0007]第一 PMOS管MPl的柵極連接第一 NMOS管麗I的柵極、第一反向器INVl的輸出端和同向器IVl的輸入端，第一 PMOS管MPl的漏極連接第一 NMOS管麗I的漏極和電阻Rl的
一端;
[0008]電阻Rl的另一端連接第三PMOS管MP3的漏極、第三NMOS管MN3的漏極、第四PMOS管MP4的柵極、第五NMOS管麗5的柵極和第一反向器INVl的輸入端，第四PMOS管MP4的漏極連接第五PMOS管MP5的源極；
[0009]第二 PMOS管MP2的柵極和漏極連接第三PMOS管MP3的柵極和第二 NMOS管麗2的漏極；
[0010]第二 NMOS管麗2的柵極連接第一控制信號(hào)CTl，第三NMOS管麗3的柵極連接第二控制信號(hào)CT2 ；
[0011]同向器IVl的輸出端連接電容Cl的一端和第二反向器INV2的輸入端,第二反向器INV2的輸出端連接第五PMOS管MP5的柵極和第四NMOS管MN4的柵極；[0012]第四NMOS管MN4的漏極連接第五PMOS管MP5的漏極和第五NMOS管MN5的漏極做功率管分段柵驅(qū)動(dòng)電路的輸出端DRIV ；
[0013]第一 NMOS管MNl的源極、第二 NMOS管MN2的源極、第三NMOS管MN3的源極、第四NMOS管MN4的源極、第五NMOS管麗5的源極和電容Cl的另一端均接地電壓VSS。
[0014]本發(fā)明總的技術(shù)方案，通過采用不同的速度對(duì)功率管柵極電壓進(jìn)行充放電，功率管柵極電壓開始變化時(shí)，充放電速度比較慢，防止出現(xiàn)大的dv/dt和di/dt，電壓達(dá)到一定值后開始快速充放電，這樣不但功率管的開關(guān)速度較快，而且能夠?qū)崿F(xiàn)對(duì)開關(guān)電源中EMI抑制的目的。
[0015]具體的，所述第一控制信號(hào)CTl和第二控制信號(hào)CT2為互補(bǔ)交疊的窄高電平脈沖信號(hào)。
[0016]本發(fā)明的有益效果為，通過采用不同的速度對(duì)功率管柵極進(jìn)行充放電，使得功率管柵極在開始變化時(shí)，對(duì)功率管柵極充放電速度較慢，防止出現(xiàn)較大的dv/dt和di/dt，而在柵極電壓達(dá)到一定值后開始對(duì)柵極電壓快速的充放電，這樣不但功率管的開關(guān)速度較快，而且實(shí)現(xiàn)了對(duì)開關(guān)電源中EMI抑制的目的。
【專利附圖】

【附圖說明】
[0017]圖1為傳統(tǒng)功率管驅(qū)動(dòng)電路示意圖；
[0018]圖2為實(shí)施例1的電路示意圖；
[0019]圖3為實(shí)施例2的電路示意圖。
【具體實(shí)施方式】
[0020]下面結(jié)合附圖和實(shí)施例，詳細(xì)描述本發(fā)明的技術(shù)方案:
[0021 ] 為了方便敘述，下文中第一 PMOS管MP1、第二 PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS 管 MP9、第十 PMOS 管 MPlO 依次以 MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10、替代，第一 WOS管麗1、第二 WOS管麗2、第三WOS管麗3、第四WOS管MN4、第五WOS管MN5、第六 NMOS 管 MN6、第七 NMOS 管 MN7、第八 NMOS 管 MN8 依次以 MN1、MN2、MN3、MN4、MN5、MN6、麗7、MN8替代，第一控制信號(hào)CTl和第二控制信號(hào)CT2分別依次以CTl和CT2替代，第一 NLDMOS管MNLDl和第二 NLDMOS管MNLD2分別依次以MNLDl和MNLD2替代，同向器IVl以IVl替代，第一反向器INVl、第二反向器INVl、第三反向器INV3和第四反向器INV4依次以 INVl、INV2、INV3 和 INV4 替代。
[0022]實(shí)施例1:
[0023]如圖2所示，本例為應(yīng)用于低端功率管柵驅(qū)動(dòng)電路，包括5個(gè)PMOS管:MP1、MP2、MP3、MP4、MP5，5 個(gè) NMOS 管:MN1、MN2、MN3、MN4、MN5，以及電容 Cl、電阻 R1、同相器 IVl 和反相器INV1、INV2。具體連接關(guān)系為:MP1的柵極連接麗I管的柵極以及同相器IVl的輸入端和反相器INVl的輸出端，源極連接電源電壓VDD，漏極連接麗I的漏極以及電阻Rl的一端；麗I的源極連接地電位VSS，電阻Rl的另一端連接MP3的漏極、麗3的漏極以及MP4、麗5的柵極和INVl的輸入端；MP3的柵極連接MP2的柵極和漏極以及麗2的漏極，源極連接電源電壓Vdd，MP2的源極連接電源電壓Vdd ;麗2的柵極連接控制信號(hào)CTl，源極連接地電位VSS ；麗3的柵極連接控制信號(hào)CT2，源極連接地電位VSS ;同相器IVl的輸出端連接電容Cl的一端以及INV2的輸入端，Cl的另外一端連接地電位VSS，INV2的輸出端連接MP5、MN4的柵極；MP4的源極連接電源電壓VDD，漏極連接MP5的源極；MP5的漏極與MN4、麗5的漏極相連作為功率管驅(qū)動(dòng)電路的輸出DRIV，MN4、麗5的源極均連接地電位VSS。
[0024]本例中控制信號(hào)CTl和CT2為互補(bǔ)交疊的窄高電平脈沖信號(hào)，用于控制功率管柵驅(qū)動(dòng)電路對(duì)功率管柵極進(jìn)行充電或者放電。
[0025]本例的工作原理為:
[0026]柵端放電工作原理:當(dāng)CTl端有一窄的高電平信號(hào)時(shí)，晶體管麗2和MP2在Vdd和地VSS間形成一條通路，MP2中產(chǎn)生的電流使得MP3管開啟，結(jié)點(diǎn)A電壓會(huì)被拉高至高電壓VDD，導(dǎo)致晶體管MN5開啟，從而開始對(duì)低端功率管的柵電容進(jìn)行放電，由于MN5工作于深線性區(qū)，因此其導(dǎo)通電阻Rmn5可以寫成如下形式:
【權(quán)利要求】
1.一種功率管分段柵驅(qū)動(dòng)電路，其特征在于，包括第一 PMOS管MPl、第二 PMOS管MP2、第三 PMOS 管 MP3、第四 PMOS 管 MP4、第五 PMOS 管 MP5、第一 NMOS 管 MNl、第二 NMOS 管 MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、電容Cl、電阻R1、同向器IVl、第一反向器INVl和第二反向器INV2; 第一 PMOS管MPl的源極、第二 PMOS管MP2的源極、第三PMOS管MP3的源極和第四PMOS管MP4的源極均接電源VDD ； 第一 PMOS管MPl的柵極連接第一 NMOS管麗I的柵極、第一反向器INVl的輸出端和同向器IVl的輸入端，第一 PMOS管MPl的漏極連接第一 NMOS管麗I的漏極和電阻Rl的一端; 電阻Rl的另一端連接第三PMOS管MP3的漏極、第三NMOS管麗3的漏極、第四PMOS管MP4的柵極、第五NMOS管麗5的柵極和第一反向器INVl的輸入端，第四PMOS管MP4的漏極連接第五PMOS管MP5的源極； 第二 PMOS管MP2的柵極和漏極連接第三PMOS管MP3的柵極和第二 NMOS管MN2的漏極； 第二 NMOS管麗2的柵極連接第一控制信號(hào)CTl，第三NMOS管麗3的柵極連接第二控制信號(hào)CT2 ； 同向器IVl的輸出端連接電容Cl的一端和第二反向器INV2的輸入端,第二反向器INV2的輸出端連接第五PMOS管MP5的柵極和第四NMOS管MN4的柵極； 第四NMOS管MN4的漏極連接第五PMOS管MP5的漏極和第五NMOS管MN5的漏極做功率管分段柵驅(qū)動(dòng)電路的輸出端DRIV ； 第一 NMOS管MNl的源極、第二 NMOS管MN2的源極、第三NMOS管MN3的源極、第四NMOS管MN4的源極、第五NMOS管麗5的源極和電容Cl的另一端均接地電壓VSS。
2.根據(jù)權(quán)利要求1所述的一種功率管分段柵驅(qū)動(dòng)電路，其特征在于，所述第一控制信號(hào)CTl和第二控制信號(hào)CT2為互補(bǔ)交疊的窄高電平脈沖信號(hào)。
【文檔編號(hào)】H02M1/44GK103490599SQ201310420400
【公開日】2014年1月1日 申請(qǐng)日期:2013年9月16日 優(yōu)先權(quán)日:2013年9月16日
【發(fā)明者】周澤坤, 李涅, 朱世鴻, 許天輝, 石躍, 明鑫, 王卓, 張波 申請(qǐng)人:電子科技大學(xué)