數(shù)字電源閘控的集成電路及方法
【專利摘要】一種數(shù)字電源閘控的集成電路及方法。該數(shù)字電源閘系統(tǒng)，執(zhí)行電源閘控，用以將一閘控供給總線的電壓減少至一狀態(tài)保留電壓電平，狀態(tài)保留電壓電平維持一功能電路的一數(shù)字狀態(tài)，并減少漏電流。數(shù)字電源閘系統(tǒng)包括多個閘控裝置及一電源閘控系統(tǒng)。每一閘控裝置具有多個電流端以及一控制端。電流端耦接于整合供給總線與閘控供給總線之間。控制端由一數(shù)字控制數(shù)值的位所控制。電源閘控系統(tǒng)連續(xù)地調整數(shù)位控制數(shù)值，用以將閘控供給總線的電壓減少至狀態(tài)保留電壓電平。調整增益和/或調整周期可能被改變，如在數(shù)字控制數(shù)值達特定數(shù)值或是在閘控供給總線的電壓達特定電壓電平。在特定結構中，藉由編程許多參數(shù)，用以達到調整的功能。
【專利說明】數(shù)字電源鬧控的集成電路及方法
【技術領域】
[0001]本發(fā)明涉及一種電源閘控，特別涉及一種數(shù)字化地控制一電路的一閘控供給電壓，該電路包括快速且平緩地調降供給電壓，調降的供給電壓足以使該電路維持本身的狀態(tài)并減少漏電流，并在恢復操作下，快速且平緩地增加供給電壓。
【背景技術】
[0002]互補式MOS(COMS)電路消耗較少的功率，并且相較于其它型式的集成電路更為密集，故CMOS技術變成數(shù)字電路中主要的類型。CMOS電路具有N型通道的裝置(NMOS)與P型通道的裝置(PMOS)的組合或是多個晶體管，根據(jù)設計、尺寸、材料及制程的不同，每一晶體管的柵極與源極間具有一相對應的臨界電壓。集成電路的設計及制造技術減少了操作電壓及裝置尺寸。當裝置尺寸及電壓電平減少時，每一裝置的通道長度及氧化層厚度都會被減少。制造過程中，若改變柵極材料時，可降低臨界電壓，但卻會增加漏電流。漏電流是指當柵極與源極間的電壓小于CMOS裝置的臨界電壓時，漏極與源極間的流動電流。在已知的動態(tài)環(huán)境架構中，漏電流造成總功率損耗的15%?30%。
[0003]在特定的時間周期中和/或在特定的情況下，CMOS電路或CMOS電路的局部電路可能不需正常工作，因而被閑置。由于流動的漏電流消耗寶貴的功率，因此，若維持全電源予閑置的電路實在是浪費且沒有效率。對于CMOS技術而言，藉由減少CMOS裝置的基極(bulk)電壓或是基體(body)連接的電壓,可減少漏電流。然而對于目前的40nm及28nm的CMOS技術而言，已知的方法無法有效地減少漏電流。

【發(fā)明內容】

[0004]本發(fā)明提供一種集成電路，包括:一整合供給總線、一閘控供給總線、一功能電路、一數(shù)字電源閘系統(tǒng)。數(shù)字電源閘系統(tǒng)包括:多個閘控裝置、電源閘控系統(tǒng)、一整合控制調整器。功能電路具有一電壓供給輸入端，電壓供給輸入端耦接該閘控供給總線。數(shù)字電源閘系統(tǒng)具有整合電壓位移功能。多個閘控裝置的每一閘控裝置具有一電流端對以及一控制端，電流端對耦接于整合供給總線與閘控供給總線之間。電源閘控系統(tǒng)控制一數(shù)字控制數(shù)值，其中數(shù)字控制數(shù)值具有多個位，數(shù)字控制數(shù)值的每一位控制這些閘控裝置的至少一控制端，用以控制這些閘控裝置的一部分。電源閘控系統(tǒng)藉由連續(xù)性地調整數(shù)位控制數(shù)值，執(zhí)行電源閘控，用以將閘控供給總線的電壓調降至一狀態(tài)保留電壓電平，在維持功能電路的一數(shù)字狀態(tài)下，降低漏電流。整合控制調整器根據(jù)整合供給總線的電壓的改變量，對數(shù)字控制數(shù)值進行一整合調整，用以在電源閘控下，增加閘控供給總線的電壓，以預防閘控供給總線的電壓低于狀態(tài)保留電壓電平。
[0005]在另一可能實施例中，提供一種位移方法，用以在電源閘控下，位移一供給電壓。包括:控制多個電流裝置，這些電流裝置耦接于一非閘控供給總線與一閘控供給總線之間。觸發(fā)一數(shù)字控制數(shù)值，用以導通這些電流裝置的一部分，用以在一全電流模式下，將閘控供給總線的電壓箝制在非閘控供給總線的電壓。根據(jù)一閘控信號，并藉由周期地調整數(shù)位控制數(shù)值，用以執(zhí)行電源閘控，直到閘控供給總線的電壓達一狀態(tài)保留電壓電平，在保留一功能方塊的一數(shù)字狀態(tài)下，降低漏電流。在執(zhí)行電源閘控時，執(zhí)該數(shù)字控制數(shù)值的一整合調整，用以根據(jù)非閘控供給總線的電壓改變量，增加閘控供給總線的電壓，以避免閘控供給總線的電壓小于狀態(tài)保留電壓電平。
【專利附圖】

【附圖說明】
[0006]圖1為本發(fā)明的多內核微處理器的一可能實施例。
[0007]圖2為本發(fā)明圖1的內核與相對應電源閘系統(tǒng)的一可能實施例。
[0008]圖3為本發(fā)明的閘控電路的一可能實施例。
[0009]圖4為本發(fā)明圖3的側方塊的 一可能實施例。
[0010]圖5為本發(fā)明圖4的處理控制字的高位部分的閘方塊的一可能實施例。
[0011]圖6為本發(fā)明圖4的處理控制字的低位部分的閘方塊的一可能實施例。
[0012]圖7A及圖7B為本發(fā)明圖2的電源閘控系統(tǒng)的一可能實施例。
[0013]圖8為本發(fā)明圖7A及圖7B的電源閘控制器的一可能實施例。
[0014]圖9A及圖9B為本發(fā)明圖8的增量控制字調整器的一可能實施例。
[0015]圖1OA及圖1OB為本發(fā)明圖8的整合控制字調整器的一可能實施例。
[0016]圖11為本發(fā)明圖8的控制字邏輯的一可能實施例。
[0017]圖12為本發(fā)明圖7B的時間解碼器的一可能實施例。
[0018]圖13為本發(fā)明圖12的時鐘位移器的一可能實施例。
[0019]圖14為本發(fā)明圖12的預設時鐘選擇電路的一可能實施例。
[0020]圖15為本發(fā)明圖12的固定恢復時鐘選擇電路的一可能實施例。
[0021]圖16A及圖16B為本發(fā)明圖12的時鐘周期選擇器的一可能實施例。
[0022]圖17為本發(fā)明的根據(jù)臨界電壓額外調整增益的一可能實施例，其中臨界電壓由一比較信號表不。
[0023]【符號說明】
[0024]100:微處理器；101~104:內核；
[0025]105~108:電源閘系統(tǒng)；109:整合供給總線；
[0026]110:電源控制器；112:模式調整方塊；
[0027]114:保險絲陣列；116:存儲器；
[0028]201:電源閘控系統(tǒng)；206:閘控供給總線；
[0029]301:側方塊；401、403:閘方塊；
[0030]EESDCLK:時鐘信號；PGATEl:電源閘控信號；
[0031]FSB<3:0>:前端總線數(shù)值；PG_KILL_C0RE1:信號；
[0032]PG00D1:電源就緒信號；PGATE〈1: 4>:控制信號組；
[0033]701:恢復邏輯；703:0R邏輯；
[0034]705:電壓比較組；707:時鐘產生器；
[0035]709:分頻器；711:時鐘選擇方塊；
[0036]712:時間解碼器；713:電源閘控制器；
[0037]PG16 --位;CMPl ~CMPN:比較結果；[0038]PG_TIME<19:0>:時間數(shù)值；CB〈15:0>:反相清除數(shù)值；
[0039]S〈15:0>:設定數(shù)值；D〈15:0>:數(shù)據(jù)數(shù)值；
[0040]CB:反相清除輸入端； S:設定輸入端；
[0041]D:數(shù)據(jù)輸入端；CK:時鐘輸入端；
[0042]801:增量控制字調整器；803:整合控制字調整器；
[0043]805:寄存器組；807:控制字邏輯；
[0044]901:限流；913、1005:加法器；
[0045]905:減法器；911:加值解碼器；
[0046]1001、1109:鎖存器組； 1017:V_D0WN 解碼器；
[0047]1201:單熱點解碼器； 1203:時鐘位移器；
[0048]1205:預設時鐘選擇電路；1209:時鐘周期選擇器；
[0049]1207:固定恢復時鐘選擇電路；
[0050]PGATEl~PG ATE4:電源閘控制信號；
[0051]VDD、VSS、VDD0、VSSO、VDDl:電壓；
[0052]PG_VREF< 1: N〉:參考電壓組；
[0053]V_D0WN<4: 0>、PG_KILL_C0RE〈1: 4>:信號組；
[0054]PWR_G00D、PG00D〈1: 4>、PG_FU_X、HIER、HIERB, HIGH、RESUME、KILLB、GATE、GATEB、HIGHB:信號；
[0055]PG_GATE_T0P20、PG_GATE_LEFT203、PG_GATE_RIGHT204、PG_GATE_B0TT0M205:閘控電路
[0056]PG_CNTRL〈16:0>、PG〈15:0>:控制字；
[0057]VDD1_FB、1〈16:0>、IN、1〈12:0>、I〈16:13>、1、S、0:輸入端；
[0058]PG_FU_ADD_GN、 PG_FU_SUB_GN、 PG_FU_CONST_RES_CLK、 PG_FU_RESUME_STOP、0PB〈15:0>、PGTffO, PGTHREE、PGFOUR、PGFIVE 及 PGSIX、<*6>VSS0、PG〈15:7>、PGSIX、 <*5>VSS0、 PG〈15:5>、 SUB〈15:0>、 FSUB〈15:0>、 <*2>VSS0:PG〈15:3>:PGTWO、<*3>VSS0: PG〈15: 4>:PGTHREE、<*4>VSS0:PG〈 15: 5>: PGFOUR、<*5>VSS0: PG〈15: 6>:PGFIVE、D0P〈15:0>、V0P〈14:0>:VDDO、D0P〈I 4:0>:VDDO、V0P〈13:0>:〈*2>VDD0、D0P〈13:0>:〈*2>VDD0、<*4>VSS0: <*12>GATEB、V0P〈15:0>、00PB〈15:0>、VSS0:V0P〈15:1〉、<*3>VSS0: PGT〈15: 0>: VSSO, <*2>VSS0: PGT〈15: 0>: <*2>VSS0、DTIME<19: 0〉、PG2T〈19: 0> ~PG8T〈19:0>、〈*13>VDD0:PGHMEB〈6:3>:〈*3>VDD0、SHIFTVAL1 ~SHIFTVAL4:數(shù)值；
[0059]PG_FU_ENT〈10: 5>、PG_FU_RESUME_GN〈1: 0>、PG_FU_RES_PER<1: 0>:數(shù)值組；
[0060]PG_CNTRLA〈16: 0〉、PG_CNTRLB<16: 0>:緩沖結果；
[0061]0〈16:0>、0UT、0〈12:0>、0〈16:13>:輸出端；
[0062]K16>~Ι〈0>:控制緩沖結果；
[0063]501:緩沖器組；
[0064]0<16>~0〈0>:緩沖輸出控制電平；
[0065]502、504、506、508、602:PM0S 晶體管組；
[0066]501:緩沖器；
[0067]503、505、507、601、909、1015、1003、1101、812、1111、1113、1121、1211、1301、1303、1501、1503:反相器組；
[0068]CLK20、C20NS、C40NC、C2.6MS:時鐘信號；
[0069]903、907、915、1007、1009、1011、1107、1413、1601、1603、1605、1607、1609、1611、1613、1615、1617、1701、1703:多工器；
[0070]917、1119、1602、1604、1606、1608、1610、1612、1614、1616:AND 門；
[0071]1115、1313、1315、1317、1505、1507、1509、1511、1409、1411、 =NAND 門；
[0072]919、1013、1103、1105、1117、1123、1305、1307、1309、1311、1319、1321、1323、1325、1327、1329、1401、1403、1405、1407:N0R 門。
【具體實施方式】
[0073]已知的是利用模擬技術進行電源閘控。在進行全電源閘控時，已知的電源閘控是完全地移除源極電壓，因而遺失電路所存儲的數(shù)據(jù)及邏輯狀態(tài)，例如電路的存儲器或寄存器所存儲的數(shù) 據(jù)。在許多的電路架構中，必需保留電路的狀態(tài)或數(shù)據(jù)，好能進行稍后的恢復操作。
[0074]為了在全電源閘控下，維持電路的狀態(tài)，可將電路所存儲的數(shù)據(jù)或信息復制到另一存儲裝置或存儲器中，其可在電路進入電源閘控時，維持數(shù)據(jù)。此處所提到的“狀態(tài)”是指電路所存儲的任何信息或數(shù)據(jù)，電路具有靜態(tài)或動態(tài)裝置，如寄存器、觸發(fā)器、鎖存器、動態(tài)存儲裝置…等等。在上電時，在進行恢復操作前，先將事先存儲的數(shù)據(jù)存回電路中。上述的存儲動作用以存儲數(shù)據(jù)，如芯片上的快取…等等，但必須在移除電源時，移除存儲裝置的電源或其所存儲的數(shù)據(jù)。為了在進入電源閘控前存儲信息，以及在恢復操作下恢復信息，因此，必須花費許多時間，故從執(zhí)行的角度來看，存儲及恢復信息的代價是相當高的。在大尺寸的電路下，如一微處理器內核、一系統(tǒng)芯片的處理器…等等，已知的電源閘控的價格是特別昂貴的。
[0075]本發(fā)明了解已知的電源閘控技術并不合適。因此提出了一種數(shù)字電源控制技術，其具有狀態(tài)恢復功能，并且將一電路的供給電壓減少至一最終電平，其仍足以保留狀態(tài)并減少漏電流。一種新的控制系統(tǒng)及方法，用以在電源閘控下，利用一數(shù)字方法，令分散式供給電壓的電平等于一最終電壓電平。在電源閘控下，數(shù)字控制系統(tǒng)合并整合電壓位移，用以根據(jù)閘控供給總線的電壓的變化量，暫時性地增加閘控供給總線的電壓，以避免閘控供給總線的電壓低于一狀態(tài)保留電壓電平。在恢復操作下，如根據(jù)一恢復指示，數(shù)字控制系統(tǒng)及方法還逐漸地將供給電壓電平恢復成它本身的正常操作電壓電平。另外，數(shù)字控制系統(tǒng)及方法可能包括至少一可編程參數(shù)，用以在電源閘控及恢復操作下，控制操作的進行。在本實施例中，由于信息被存儲在動態(tài)的裝置中，如寄存器、觸發(fā)器、鎖存器、動態(tài)存儲裝置…等等，因此，電源會被存儲，并且可回復到進入電源閘控前的狀態(tài)。也可實現(xiàn)全電源閘控。全電源閘控操作可能具有至少一編程參數(shù)。
[0076]圖1為本發(fā)明的一多內核微處理器一可能實施例。微處理器100包括四內核101-104。內核101-104各自耦接一相對應的電源閘系統(tǒng)，如105~108。雖然圖1僅呈現(xiàn)內核101~104，但在其它實施例中，內核的數(shù)量可能大于或小于4。在本實施中，每一內核可能為一微處理器內核，但并非用以限制本發(fā)明。此處雖以微處理器內核為例，但可了解的是，其它需要電源閘控的任何電路型式或功能均可使用電源閘系統(tǒng)。微處理器100整合在一集成電路(IC)、半導體芯片…等等，并可能具有其它電路(未顯)。
[0077]電源閘系統(tǒng)105~108分別接收一電源閘控制信號，如PGATE1、PGATE2、PGAT E3及PGATE4，其中電源閘控制信號PGATEl、PGATE2、PGATE3及PGATE4統(tǒng)稱為電源閘控制信號組PGATE〈1:4>。每一電源閘控制信號獨立地對內核104~104中的一個進行電源閘控。在一可能實施例中，可同時對內核101~104進行電源閘控。舉例而言，電源閘控制信號PGATE1、PGATE2、PGATE3及PGATE4可能被一單一整體控制信號所取代或控制。微處理器100接收一外部電源供應電壓，其位于來源電壓VDD與VSS之間，其中來源電壓VSS為一適當?shù)膮⒖茧妷弘娖?，例如接地。來源電壓VDD與VSS作為相對應的整合供應電壓VDDO及VSSO。電源閘系統(tǒng)105~108接收電壓VDDO及VSS0。內核101~104接收電壓VSS0。電壓VDDO提供給一導電板或是導體群，導體群構成一整合供給總線109。
[0078]如圖所示，電源閘系統(tǒng)105將供應電壓VDDO轉換成一第一閘控供給電壓VDD1。內核101接收第一閘控供給電壓VDD1。電源閘系統(tǒng)106將供應電壓VDDO轉換成一第二閘控供給電壓VDD2。內核102接收第二閘控供給電壓VDD3。電源閘系統(tǒng)107將供應電壓VDDO轉換成一第三閘控供給電壓VDD3。內核103接收第三閘控供給電壓VDD3。電源閘系統(tǒng)108將供應電壓VDDO轉換成一第四閘控供給電壓VDD4。內核104接收第四閘控供給電壓VDD4。
[0079]當內核101~104操作在一全電源模式時，相對應的電源閘控制信號PGATEl~PGATE4將被無效化，并且相對應的電源閘系統(tǒng)105~108導通或是致能一預設全電源數(shù)量的P型或P通道元件，此處稱為電源閘裝置。預設全電源數(shù)量足以有效地將相對應的閘控供給電壓VDDl~VDD4箝制在VDD0，用以最小化電壓VDDO與相對應的閘控供給電壓之間的阻抗路徑，有助于提供電壓予所選擇的內核。
[0080]在一可能實施例中，P型電源閘裝置包括PMOS晶體管…等等。進一步來說，數(shù)字電源閘控操作在一 期間內，關閉所選擇的PMOS晶體管，用以降低提供給內核的電壓。在另一實施例中，NMOS晶體管…等等元件可能作為電源閘控裝置，并設置在電源閘系統(tǒng)105~108中，并耦接在內核101~104的參考電壓VSSO與相對應的本地電壓之間，如VSSl~VSS4(未顯示)，本地電壓VSSl~VSS4提供給內核101~104。
[0081]本領域技術人員均深知，在全電源模式下，每一微處理器內核將會出現(xiàn)大漏電流。雖然有技術可減少漏電流，但將造成功率損耗，如占總功耗的15%或更多。可知道的是，內核101~104并非同時啟動。因此，當內核101~104中的至少一個進行電源閘控操作時，便可操作在一低功率模式，用以減少功率損耗。事實上，微處理器100里的多處理器結構的所有內核并不會同時被啟動。因此，在正常操作下，對內核101~104中的至少一個進行電源閘控操作，用以降低微處理器100的整體功耗。
[0082]如果不需存儲狀態(tài)信息，則可利用一數(shù)字電源閘系統(tǒng)及方法對內核101~104中的至少一個進行全電源閘控操作，用以關閉內核101~104中的至少一個。當內核101~104中的至少一個不需運作并且不需存儲信息時，則可使用全電源閘控操作。但是在電源閘控操作下，即使內核進入閑置模式，仍需保留內核的狀態(tài)，以供稍晚的恢復操作所使用。在已知的電源閘控結構中，一內核的所有狀態(tài)會被存儲在一芯片內建的存儲器中或其它具有電源的相似元件(未顯示)。然后，藉由不提供電壓VDD或VSS予內核，便可有效地停止提供電源給內核。當需要使用該內核時，再重新提供電源給內核，并且擷取存儲在存儲器的狀態(tài)，然后再重新開始運作。[0083]已知電源閘控所使用的電平直接地影響整體效能。特別來說，由于需要較多時鐘周期數(shù)量，才能完成所有轉換，并且在一獨立的存儲器中，存儲并擷取狀態(tài)信息，因而造成大幅度的延遲。因此，在下電(power-down)與上電(power-up)時,將造成大延遲。若欲改善內核101~104的整體效應，則必須要降低延遲。
[0084]在圖1的微處理器100中，每一電源閘系統(tǒng)105~108根據(jù)相對應的電源閘控制信號PGATEl~PGATE4(即電源閘控制信號組PGATE〈1: 4>)，執(zhí)行數(shù)字式的電源閘控。當需要對內核101~104的一特定內核進行電源閘控時，該內核將進入一閑置模式，并且內核內部的時鐘也會被關閉。即使在閑置狀態(tài)，仍然會有漏電流，因而造成嚴重的功率損耗。全電源閘控將會遺失內核所存儲的數(shù)據(jù)或信息。然而，根據(jù)電源閘控制信號PGATEl~PGATE4的觸發(fā)情況，關閉相對應 的PMOS裝置，用以在一既定時間下，減少提供給內核的閘控供給電壓。最終的閘控供給電壓小于全電源供給電壓，但可維持內核的狀態(tài)信息，并可降低功耗及漏電流。
[0085]若欲使一特定內核從電源閘控操作回到全電源操作下，則需進行一恢復程序或操作。特別來說，電源閘系統(tǒng)根據(jù)電源閘控制信號PGATEl~PGATE4的無效情況，在一特定期間，導通PMOS裝置，用以增加供給電壓，并將增加的供給電壓提供給內核，其中可藉由編程調整特定期間的長短。當內核重新接收到全供給電壓時，便離開閑置模式，并可能重新開始動作。
[0086]不論是降低電源及恢復電源的電源閘控的時間均小于已知的存儲及恢復內核狀態(tài)的時間。因此，進入及離開電源閘控模式的時間便可被最小化，大大地改善整體效率。
[0087]在一可能實施例中，在全電源模式下，供給電壓VDDO大約為IV或1.05V?？闪私獾氖?，在特定的電源模式下，供給電壓VDDO可能在0.95V~1.15V之間變化。在電源閘控模式下，閘控供給電壓(如電壓VDDl~VDD4中的至少一個)會被降低至450mV，用以在保留內核的狀態(tài)下，減少或是最小化漏電流?？闪私獾氖?，針對不同的半導體技術，可能具有不同的特定電壓電平，并且這些特定電壓電平只是作為示范例。本發(fā)明可應用在不同電壓電平的技術中，用以在維持電路(如微處理器內核…等等)的邏輯狀態(tài)下，減少或最小化漏電流。
[0088]在一可能實施例中，微處理器100包括一電源控制器110,用以提供許多控制信號，以控制電源狀態(tài)，并控制內核101~104的電源閘控功能。若欲對內核101~104中的至少一個進行電源閘控時，電源控制器110令內核101~104中的至少一個進入一閑置模式，并關閉相對應內核的內部時鐘信號。接著，電源控制器100觸發(fā)相對應的電源閘控制信號PGATEl~PGATE4(如PGATE〈1:4>所示)，用以對相對應的內核進行電源閘控。
[0089]若欲恢復電源閘控的內核時，電源控制器110無效化電源閘控制信號組PGATE〈1:4>里的相對應的電源閘控制信號，并等待一段時間，直到閘控供給電壓恢復到正常操作電平以及完成恢復程序。當電源閘系統(tǒng)105~108的任一個觸發(fā)電源就緒信號組PG00D〈1:4>里的相對應的電源就緒信號時，電源控制器110根據(jù)電源就緒信號組PG00D<1:4>的觸發(fā)狀態(tài)，得知恢復程序已完成，并且閘控供給電壓已穩(wěn)定在電壓VDDO的電平。接著，電源控制器110重新致能內核內部的時鐘信號，因此，內核可能重新運作。
[0090]電源控制器110可能還提供一參考電壓組PG_VREF〈1:N>，用以控制電源閘系統(tǒng)105~108所執(zhí)行的電源閘控處理，參考電壓組PG_VREF〈1:N>可能具有至少一參考電壓。對于特定的結構或裝置，N可為任意數(shù)。當N為I時，表示只提供單一參考電壓。舉例而言，只要能夠保留內核的數(shù)字狀態(tài)，當N為I時，該單一參考電壓為閘控供給電壓VDDl~VDD4的最終電壓電平，用以降低漏電流。在另一可能實施例中，當N為2時，表示提供兩參考電壓，如PG_VREF_L及PG_VREF_H。參考電壓PG_VREF_L表示在電源閘控時，閘控供給電壓VDDl~VDD4的最終電壓電平。參考電壓PG_VREF_H表示一微小電壓電平，稍高于參考電壓PG_VREF_L所代表的最終電壓電平。
[0091 ] 在其它實施例中，可定義或提供多個額外的參考電壓，作為中間控制電壓電平及多個最終電壓。另外，可利用至少一可編程電壓電平取代參考電壓組PG_VREF〈1:N>的參考電壓。在一些實施例中，參考電壓組PG_VREF〈1:N>的參考電壓由一外部來源所提供。
[0092]電源控制器110可能也提供信號組V_D0WN〈4: 0>予電源閘系統(tǒng)105~108，用以在電源閘控期間，進行調整，接下來將詳細說明。在一些或下列的特定操作條件下，供給電壓VDDO會被調降。在供給電壓VDDO的電平改變前，電源控制器110觸發(fā)信號組V_D0WN〈4:0>的一信號，其中被觸發(fā)的信號表不供給電壓VDDO的減少幅度。在電源閘控時，當閘控供給電壓VDDl~VDD4中的至少一個下降至一狀態(tài)保留電平時，電壓VDDO的額外減少可能造成閘控供給電壓中的至少一個(如VDD1)下降，并低于一最終電壓電平。舉例而言，若最終電壓電平可維持內核的狀態(tài)信息時，在沒有其它校正的情況下，電壓VDDO的減少可能造成閘控供給電壓小于最終電壓電平，因而無法保留內核的狀態(tài)信息。信號組V_D0WN〈4:0>里的信號作為一次性的調整，用以致能電源閘系統(tǒng)105~108，并調整電源閘控操作。因此，可避免閘控供給電壓小于最終電壓電平。
[0093]例如在需要關閉內核或不需要存儲內核的狀態(tài)信息時，電源控制器110致能信號組PG_KILL_C0RE〈1:4>的一相對應信號，用以對一相對應的內核進行全電源閘控的初始化，閘控供給電壓約會減少 至零(或接近零)。
[0094]信號PWR_G00D用以表示整合供給電壓VDDO已穩(wěn)定在本身的正常操作電壓電平。在圖1中，信號PWR_G00D由電源控制器110所產生，但信號PWR_G00D也可能由外部所提供(如一主機板…等等)，用以表示供給電壓VDDO已穩(wěn)定且有效。在上電或重置并且在開始致能前，信號PWR_G00D可能用以初始化電源控制器110及電源閘控信號。
[0095]許多其它的可編程控制信號PG_FU_X被用以控制電源閘控操作以及操作的模式。符號FU所表示的值由保險絲或掃描值…等等所定義，用以調整微處理器100的相對應操作參數(shù)及數(shù)值。掃描值可能是數(shù)據(jù)或是寄存器數(shù)值，在IC的測試階段就已寫入，如JTAG邊界掃描…等等。所述的結構提供許多可編程操作的靜態(tài)及動態(tài)電平。在制造或特定的裝置下，可能憑經(jīng)驗進行測試操作，并且定義相對應所需的操作參數(shù)。接著可能使用保險絲，用以靜態(tài)地編程操作參數(shù)，用以得到最佳的結果。掃描輸入及保險絲可能是線或門(wired-OR)，用以增強測試及靜態(tài)編程。電源控制器110可能提供信號PG_FU_X或致能其它控制信號，用以控制電源閘控處理。
[0096]在本實施例中，模式調整方塊112可能提供信號PG_FU_X，用以在電源閘控功能下，控制或調整操作的模式。模式調整方塊112具有一保險絲陣列114以及一存儲器116。不論是保險絲陣列114或是存儲器116或是保險絲陣列114及存儲器116的整合可能用以編程信號PG_FU_X的至少一個。保險絲陣列114包括許多保險絲，該等保險絲可能被編程，用以靜態(tài)設定信號PG_FU_X的至少一個。舉例而言，保險絲的編程可藉由地址選擇或直接將一特定保險絲耦接一外部引腳(未顯示)，在施加足夠的高壓以熔斷保險絲。當保險絲被熔斷時，可提供一電性短路，用以執(zhí)行一第一模式或一預設模式的操作。當保險絲未被熔斷時，提供一開路特性，用以一第二模式或一編程模式的操作。存儲器可靜態(tài)或動態(tài)地設定信號PG_FU_X的至少一個。舉例而言，編程靜態(tài)存儲器，如只讀存儲器(ROM)…等等，用以設定信號PG_FU_X的至少一個。編程動態(tài)存儲器，如隨機存取存儲器(RAM)、寄存器…等等，用以在操作時(如上電和/或邊界掃描…等等)，設定信號PG_FU_X的至少一個。
[0097]圖2為本發(fā)明的內核101與電源閘系統(tǒng)105的示意圖。由于圖1里的每一內核與相對應的電源閘系統(tǒng)之間的關系均相同，故圖2所顯示的內核101與電源閘系統(tǒng)105之間的關系也可代表圖1里的其它內核與相對應電源閘系統(tǒng)之間的關系。在本實施例中，電源閘系統(tǒng)105包括一電源閘控系統(tǒng)201以及許多閘控電路，分別顯示為PG_GATE_T0P202、PG_GATE_LEFT203、PG_GATE_RIGHT204 以及 PG_GATE_B0TT0M205。閘控電路 PG_GATE_T0P202、PG_GATE_LEFT203、PG_GATE_RIGHT204 以及 PG_GATE_B0TT0M205 分別位于內核 101 的上方、左方、右方及下方。每一閘控電路包括許多電源閘控裝置。電源閘控裝置設置在內核101的周圍。在另一實施例中，電源閘控裝置可能作為一電源閘控陣列，并整合在內核101之中。針對內核101~104中的至少一個，可設置內部及外部的閘控裝置。
[0098]內核101以電壓VSSO為參考，并包括一閘控供給總線206。閘控供給總線206提供閘控供給電壓VDDl予內核101。本領域技術人員均深知，內核101具有許多PMOS晶體管、NMOS晶體管及其它電路元件(均未顯示)，用以執(zhí)行處理功能。在全電源條件下，內核101的CMOS裝置具有較大的漏電流。在本實施例中，電源閘控系統(tǒng)201提供17位的控制字PG_CNTRL〈16:0>。在電源閘控期間，控制字PG_CNTRL〈16: 0>控制電壓VDDl的電平，電壓VDDl的電平與電壓VDDO有關。電壓VDDl藉由輸入端VDD1_FB，反饋至電源閘控系統(tǒng)201。 [0099]電源閘控系統(tǒng)201接收電壓VDD0，因此，在內核101進行電源閘控時，電源閘控系統(tǒng)201仍為上電狀態(tài)，用以維持電源閘控及操作。電源閘控系統(tǒng)201接收一時鐘信號EESDCLK以及一 4位的前端總線數(shù)值FSB〈3:0>。前端總線數(shù)值FSB〈3:0>表示一總線時鐘的頻率。時鐘信號EESDCLK與前端總線數(shù)值FSB〈3:0>用以設定及調整至少一內部時鐘信號(如PG_CLK)的周期。內部時鐘信號PG_CLK的周期時間為執(zhí)行電源閘控的時間。電源閘控系統(tǒng)201接收信號PWR_G00D。信號PWR_G00D由電源控制器110所觸發(fā)，用以表示供給電壓VDDO已回到正常操作電壓電平。當信號PWR_G00D未被觸發(fā)時，重置或初始化電源閘控系統(tǒng)201。在上電或重置時，電壓VDDl的電平跟隨電壓VDDO電平。
[0100]電源閘控系統(tǒng)201接收信號PG_KILL_C0RE1。信號PG_KILL_C0RE1為信號組PG_KILL_C0RE<1:4>的一信號。電源控制器110提供信號PG_KILL_C0RE1予內核101。若欲關閉內核101或是在一低功率模式下不需存儲內核101的狀態(tài)信息時，電源控制器110觸發(fā)信號PG_KILL_C0RE1，用以對內核101進行全電源閘控的初始化，此時，電壓VDDl下降至(或接近)0V。在上電時，若當信號PWR_G00D尚未被觸發(fā)，則忽略信號PG_KILL_C0RE1。
[0101]電源閘控系統(tǒng)201接收一電源閘控信號PGATE1。電源閘控信號PGATEl為信號組PGATE〈1:4>的一信號。信號組PGATE〈 1:4>由電源控制器110所提供，用以表示是否欲喚醒或解除內核101的電源閘控操作。當信號PGATEl被觸發(fā)時，用以對內核101進行電源閘控初始化。當信號PGATEl被無效化時，內核101離開電源閘控操作，并重新回到正常模式。
[0102]電源閘控系統(tǒng)201接收參考電壓組PG_VREF〈1:N>。藉由比較參考電壓組PG_VREF<1:N>的至少一參考電壓與電壓VDDl (通過輸入端VDD1_FB)，便可以監(jiān)控電源閘控操作的進展，和/或重新回到正常模式。舉例而言，在一可能實施例中，電源閘控系統(tǒng)201比較電壓VDDl的電平與至少一參考電壓，用以根據(jù)電壓VDDl是否到達特定臨界值，以進入和/或離開電源閘控操作。本發(fā)明并不限定用以控制電源閘控的參考電壓的數(shù)量。
[0103]電源閘控系統(tǒng)201接收信號組V_D0WN〈4:0>，用以在特定條件下，對控制字PG_CNTRL〈16:0> (或簡稱為PG_CNTRL)做一次性調整。電源控制器110可能觸發(fā)信號組乂_D0WN<4:0>的一特定信號，用以在一低電源狀態(tài)下，減少電壓VDDO的電平。在一些實施例中，外部或內部的去I禹電容(decoupling capacitor)可能存在于內核101之中，并接收閘控供給電壓VDDl。若不具有去耦電容，則不需要信號組V_D0WN〈4:0>，或是忽略信號組V_D0WN〈4:0>。然而，若具有去耦電容，或是內核具有很大的電容值時，由于大電容值將會影響電阻-電容(RC)時間系數(shù)，特別是如果電壓VDDO也被調降了，在此情況下，可利用控制字PG_CNTRL調整電壓VDD1。RC時間系數(shù)里的C指的是內核101內的總電容值，而R指的是耦接在電壓VDDO與VDDl之間的電源閘控裝置的總阻抗。當電源閘控裝置被開啟或關閉時，將影響總阻抗，進而影響RC時間系數(shù)。
[0104]電源閘控系統(tǒng)201檢測信號組V_D0WN〈4:0>的觸發(fā)狀況，并根據(jù)RC時間系數(shù)調整控制字以及電壓VDD1，用以補償RC時間系數(shù)，以確保即時可作出反應，并避免電壓VDDl的電平處于一未知電平。如此可預防電壓VDDl的電平低于一預設最小電平(如能夠存儲狀態(tài)的最終電壓電平)，并可避免遺失存儲在內核101的狀態(tài)信息。
[0105]當電壓VDDl為正常操作電平時，電源閘控系統(tǒng)201觸發(fā)一電源就緒信號PG00D1，并提供電源就緒信號PG00D1予電源控制器110。電源就緒信號PG00D1為上述信號組PG00D<1:4>中的一信號。在一實施例中，在進行電源閘控操作時，控制字PG_CNTRL〈16:0>的最高有效位(MSB) ，即控制位PG_CNTRL〈16>會被關閉或不被觸發(fā)，用以關閉相對應的多個PMOS裝置。當最高有效位或是控制位PG_CNTRL〈16>被觸發(fā)時，則進行恢復處理。藉由控制位PG_CNTRL〈16:0>，可衍生出信號PG00D1，或是直接觸發(fā)信號PG00D1。
[0106]電源閘控系統(tǒng)201接收信號PG_FU_X，用以調整相對應的操作參數(shù)及數(shù)值…等。這些參數(shù)可被編程，并可藉由保險絲、掃描…等等方式設定這些參數(shù)。具有符號GN的信號用以調整相對應操作參數(shù)或數(shù)值的增益。舉例而言，數(shù)值PG_FU_ADD_GN調整一加總數(shù)值，用以增加控制字PG_CNTRL (如在電源閘控模式下，靜態(tài)保留電壓電平)，而數(shù)值PG_FU_SUB_GN調整一差異數(shù)值，用以減少控制字PG_CNTRL(如在電源閘控模式下)。在電壓調制下，加總數(shù)值及差異數(shù)值為動態(tài)的增益。
[0107]在電源閘控操作下，若電壓VDDl到達一特定臨界電壓時，利用數(shù)值PG_FU_HIERB調整時間基數(shù)或調整周期。在一實施例中，當電壓VDDl下降至一臨界電平時，觸發(fā)二進制信號HIER(稍后將說明)，臨界電平高于一最終電壓電平，最終電壓電平可保留內核的數(shù)據(jù)或狀態(tài)，并由低臨界電平(HIGH)表示。當信號HIER被觸發(fā)時，增加時鐘信號PG_CLK的周期，用以減少調整速度，時鐘信號PG_CLK的周期與上述調整時間的長短有關。在未提供或未觸發(fā)數(shù)值PG_FU_HIERB的情況下，調整時間為一預設值。進一步而言，數(shù)值PG_FU_HIERB用以改變時鐘信號PG_CLK的周期大小。
[0108]在電源閘控操作下，可利用保險絲或掃描值調整時鐘信號PG_CLK。舉例而言，藉由保險絲設定數(shù)值組PG_FU_ENT〈10: 5>的每一數(shù)值，用以改變時鐘信號PG_CLK的周期。在一可能實施例中，可藉由特定架構的不同參數(shù)調整時鐘信號PG_CLK的周期。在一實施例中，一特定內核的電容值可能會因外部電容…等等而增加，因而在電源閘控操作下，將會增加RC時間系數(shù)。額外的電容值可能會增加RC時間系數(shù)，因而減慢調整動作的反應速度。數(shù)值組PG_FU_ENT〈10: 5>具有一可編程功能，用以在電源閘控操作下，補償額外的電容值。
[0109]當一信號RESUME被觸發(fā)，藉由許多保險絲或掃描參數(shù)，便可進入恢復操作，并離開電源閘控操作。信號RESUME —般是根據(jù)信號PGATEl或_PG_KILL_C0RE1而被觸發(fā)。在電源閘控操作的部分或所有時間中，信號RESUME會被無效化。在恢復處理中，一調整數(shù)值會被加到控制字PG_CNTRL中。數(shù)值組PG_FU_RESUME_GN〈1: 0>用以選擇不同的加總數(shù)值，用以調整恢復增益，數(shù)值組PG_FU_RESUME_GN〈1:0>具有兩數(shù)值，藉由保險絲或掃描方式，調整時鐘信號PG_CLK的周期。舉例而言，數(shù)值PG_FU_CONST_RES_CLK用以在恢復處理中，選擇時鐘信號PG_CLK的一預設固定周期。數(shù)值組PG_FU_RES_PER〈1:0>為一可編程的2位數(shù)值，可能用以將時鐘信號PG_CLK的周期調整成一固定數(shù)值。預設周期的長度必須足以在回復到正常操作下，不會中斷周圍內核或其它電路的操作。數(shù)值PG_FU_RESUME_STOP為一二進制數(shù)值，其用以表示在正常操作下，停止調整控制字以及將控制字恢復到起始電平。
[0110]閘控電路202~205的動作原理相同，并且具有至少一輸入端以及至少一輸出端，輸入端用以接收整合供給電壓VDD0，輸出端用以耦接閘控供給總線206。閘控供給總線206傳送閘控供給電壓VDD1。在本實施例中，電源閘控系統(tǒng)201產生控制字PG_CNTRL〈16:0>，用以在上述的電源 閘控操作中，控制電壓VDDl的電平，電壓VDDl的電平相對于電壓VDD0。閘控電路202及203的輸入端1<16:0>接收控制字PG_CNTRL〈16:0>。閘控電路202緩沖控制字PG_CNTRL〈16: 0>后，再將緩沖結果PG_CNTRLA〈16: 0>通過輸出端0〈16: 0>輸出至閘控電路204的相對應輸入端1〈16:0>。同樣地，閘控電路203緩沖控制字PG_CNTRL〈16:0>后，再將緩沖結果PG_CNTRLB〈16:0>通過輸出端0〈16:0>輸出至閘控電路205的相對應輸入端 1〈16:0>。
[0111]符號I及O分別表示輸入及輸出控制字CNTRL，閘控電路202及203緩沖控制字CNTRL后，分別產生緩沖結果CNTRLA及CNTRLB。閘控電路204及205的動作原理與閘控電路202及203相同，即使未顯示閘控電路204及205所產生的緩沖結果。在此處，控制字PG_CNTRL<16:0>也可稱為PG_CNTRL，除非需使用控制字PG_CNTRL〈16:0>的16位。
[0112]圖2所顯示的閘控電路(如202~205)以分散的方式，設置在一大電路(如內核101)的周圍，但并非用以限制本發(fā)明。舉例而言，相同或不同的閘控電路可能完全地整合在電路或內核中，或是一部分的閘控電路整合在電路中，而另一部分設置在電路的周圍。不論閘控電路的結構為何，每一閘控電路具有部分的分配電路，用以傳送控制字PG_CNTRL<16:0>的每一位至電源閘控裝置的相對應控制端。分配電路一般具有許多緩沖器或傳送器…等等，用以維持控制字的每一位的信號正確性。
[0113]圖3為本發(fā)明的閘控電路PG_GATE_T0P202的簡單示意圖，閘控電路PG_GATE_T0P202~205的動作原理相同。閘控電路PG_GATE_T0P202具有四獨立并大致相同的側方塊 301。側方塊 301 藉由控制字 PG_CNTRL(如在 PG_CNTRL〈16:0> 及 PG_CNTRLA〈16:0> 之間)，以菊花鏈菊花鏈(daisy chained)方式串接在一起。每一側方塊301通過相對應的輸入端1〈16:0>接收控制字PG_CNTRL或一緩沖結果，并通過輸出端0〈16:0>輸出緩沖結果。
[0114]每一側方塊301還包括輸入端IN及輸出端OUT。輸入端IN耦接整合供給總線109，用以接收電壓VDDO。輸出端OUT耦接閘控供給總線206，用以產生電壓VDD1。一般而言，控制字PG_CNTRL〈16:0>的每一位導通耦接在VDDO與VDDl之間的裝置，并可得知供給電壓之間的電容值或是阻抗值。當許多裝置(或是所有裝置)被導通時，電容為最大值，并且阻抗最小，因此，電壓VDDl有效地被箝制到電壓VDD0，假設，電壓VDDl約等于電壓VDD0。在電源閘控操作的局部或全部時間下，關閉所有裝置，因此，相對于電壓VDD0，電壓VDDl的電平下降。
[0115]圖4為本發(fā)明的側方塊301的一可能實施例。側方塊301具有兩獨立且相同的閘方塊401。閘方塊401通過控制字的高位部分PG_CNTRL〈16:13>或是高位部分PG_CNTRL<16:13>的緩沖結果，以菊花鏈菊花鏈的方式連接在一起。每一閘方塊401包括控制字輸入端1〈16:13>以及控制字輸出端0〈16:13>。側方塊301還具有其它閘方塊403。閘方塊403通過輸入端1〈12:0>接收控制字的低位部分PG_CNTRL〈12:0>，并通過輸出端0<12:0>輸出低位部分PG_CNTRL〈12:0>的緩沖結果。閘方塊401及403均具有輸入端IN及輸出端OUT。輸入端IN耦接整合供給總線109，用以接收電壓VDD0。輸出端OUT耦接閘控供給總線206，用以提供電壓VDDl。
[0116]圖5為用以處理控制字的高位部分的閘方塊401的一可能實施例。控制字的最高控制位PG_CNTRL〈16>控制緩沖結果1〈16>。藉由緩沖器組501 (如8個串聯(lián)的緩沖器)處理最高控制位PG_CNTRL〈16>，并提供一緩沖輸出控制電平0〈16>。多個PMOS晶體管組502并聯(lián)在一起，并且每一 PMOS晶體管組502的柵極耦接一相對應的緩沖器501的輸出端，用以接收一相對應的緩沖結果(最高控制位PG_CNTRL〈16>的緩沖結果)。PMOS晶體管組502的源極接收電壓VDD0，其漏極提供電壓VDD1。在本實施例中，當最高控制位PG_CNTRL〈16>被觸發(fā)至低電平時，PMOS晶體管組502被導通，用以在電壓VDDO與VDDl之間，提供一相對應的電流路徑。當最高控制位PG_CNTRL〈16>被觸發(fā)至高電平(或是無效電平)時，PMOS晶體管組502不被導通。
[0117]在一實施例中，每一 PMOS晶體管組502具有768個并聯(lián)的PMOS晶體管。每一閘方塊401具有8個PMOS晶體管組502，每一側方塊301具有2個閘方塊401，并且每一閘控電路202?205均具有4個側方塊，故總共具有196，608個PMOS晶體管(大均200K個晶體管)并聯(lián)在一起，并且受控于最高控制位PG_CNTRL〈16>。由于閘控電路、側方塊及閘方塊分散在內核101的周圍，并且每一內核周圍均具有相同的架構，因此，微處理器100的每一內核被相當大數(shù)量的PMOS裝置所圍繞，該等PMOS裝置受控于最高控制位PG_CNTRL〈16>。在一實施例中，每一 PMOS晶體管的尺寸大約2微米(micron)，因此，晶體管材料大約需393216微米(大約400K微米)，并由最高控制位PG_CNTRL〈16>所控制。
[0118]控制字的最高控制位PG_CNTRL〈16>的下一最高有效控制位PG_CNTRL〈15>控制緩沖結果1〈15>，藉由反相器組503緩沖控制位PG_CNTRL〈15>。反相器組503的輸出端耦接PMOS晶體管組504。PMOS晶體管組504里的晶體管并聯(lián)在一起，并且其柵極耦接相對應反相器組的輸出端，其源極接收電壓VDD0，其漏極產生電壓VDDl。在本實施例中，當控制位PG_CNTRL<15>為低電平時，導通PMOS晶體管組504里的每一晶體管，用以在VDDl與VDDO之間提供電流路徑。當控制位PG_CNTRL〈15>為高電平時，關閉PMOS晶體管組504里的每一晶體管。
[0119]在一可能實施例中，每一 PMOS晶體管組504具有64個并聯(lián)的PMOS晶體管。每一閘方塊401具有4個PMOS晶體管組504，每一側方塊301具有2個閘方塊401，并且每一閘控電路202?205均具有4個側方塊，故總共具有8，192個PMOS晶體管并聯(lián)在一起，并且受控于控制位PG_CNTRL〈15>。在一實施例中，每一 PMOS晶體管的尺寸大約2微米(micron)，因此，晶體管材料大約需16384微米，并由控制位PG_CNTRL〈15>所控制。因此，雖然受控于控制位PG_CNTRL〈15>的PMOS裝置的數(shù)量極小于受控于控制位PG_CNTRL〈16>的PMOS裝置的數(shù)量，但微處理器100的每一內核的周圍仍具有許多PMOS裝置，該等PMOS裝置受控于控制位 PG_CNTRL〈15>。
[0120]控制字的控制位PG_CNTRL〈15>的下一最高有效控制位PG_CNTRL〈14>控制緩沖結果1〈14>，藉由反相器組505緩沖控制位PG_CNTRL〈14>。反相器組505的輸出端耦接PMOS晶體管組506。PMOS晶體管組506里的晶體管并聯(lián)在一起，并且其柵極耦接相對應反相器組的輸出端，其源極接收電壓VDD0，其漏極提供電壓VDDl。在本實施例中，當控制位PG_CNTRL〈14>為低電平時，PMOS晶體管組506里的每一晶體管被導通，用以在VDDl與VDDO之間提供電流路徑。當控制位PG_CNTRL〈14>為高電平時，PMOS晶體管組506里的每一晶體管不導通。
[0121]在一可能實施例中，PMOS晶體管組506具有64個并聯(lián)的PMOS晶體管。每一閘方塊401具有2個PMOS晶體管組504，每一側方塊301具有2個閘方塊401，并且每一閘控電路202?205均具有4個側方塊，故總共具有4，096個PMOS晶體管并聯(lián)在一起，并且受控于控制位PG_CNTRL〈14>。在一實施例中，每一 PMOS晶體管的尺寸大約2微米(micron)，因此，晶體管材料大約需8192微米，并由控制位PG_CNTRL〈14>所控制。因此，雖然受控于控制位PG_CNTRL〈14>的PMOS裝置的數(shù)量為受控于控制位PG_CNTRL〈15>的PMOS裝置的數(shù)量的一半，但微處理器100的每一內核的周圍仍具有許多PMOS裝置，該等PMOS裝置受控于控制位 PG_CNTRL〈14>。
[0122]控制字的控制位PG_CNTRL〈14>的下一最高有效控制位PG_CNTRL〈13>控制緩沖結果1〈13>，反相器組507緩沖控制位PG_CNTRL〈13>。反相器組507的輸出端耦接PMOS晶體管組508。不同之處在于PMOS晶體管組508只具有64個PMOS晶體管。在本實施例中，總共具有2，048個PMOS晶體管并聯(lián)在一起，并且受控于控制位PG_CNTRL〈13>。在一實施例中，晶體管組508的每一 PMOS晶體管的尺寸大約2微米(micron)，因此，晶體管材料大約需4096微米，并由控制位PG_CNTRL〈13>所控制。因此，雖然受控于控制位PG_CNTRL〈13>的PMOS裝置的數(shù)量為受控于控制位PG_CNTRL〈14>的PMOS裝置的數(shù)量的一半，但微處理器100的每一內核的周圍仍具有許多PMOS裝置，該等PMOS裝置受控于控制位PG_CNTRL〈13>。
[0123]控制字的最高有效位，即控制位PG_CNTRL〈16>大約控制分散在內核101周圍的閘控電路202?205里的200K個PMOS晶體管502，大約需要400K微米的晶體管材料?？刂莆籔G_CNTRL〈15:13>為二進制格式，其中控制位PG_CNTRL〈15>控制大約16，384微米的晶體管材料，控制位PG_CNTRL〈14>控制大約8，192微米的晶體管材料，控制位PG_CNTRL〈13>控制大約4，096微米的晶體管材料。在本實施例中，當相對應的控制位被觸發(fā)至低電平時，便可導通相對應的PMOS晶體管；當控制位被觸發(fā)至高電平時，便不導通相對應的PMOS晶體管。
[0124]圖6為接收控制字的低位部分的閘方塊403的一可能實施例。閘方塊403繼續(xù)處理剩下的位PG_CNTRL〈12: 0> (除了控制位PG_CNTRL〈16>以外，控制位PG_CNTRL〈15:00>均為二進制格式)。針對控制位PG_CNTRL〈12:0>而言，每一位所控制的PMOS晶體管數(shù)量和/或晶體管材料為上一個位所控制的PMOS晶體管數(shù)量和/或晶體管材料的一半。此外，每一 PMOS晶體管的柵極由相對應的控制位所控制，其源極接收電壓VDD0，其漏極提供電壓VDD I。
[0125]控制字的其它位PG_CNTRL〈 12: 0>在閘方塊403里的結構相似于控制位PG_CNTRL〈13>，并包括反相器組601以及PMOS晶體管組602，除了 PMOS晶體管的數(shù)量和/或尺寸會被調整，用以延續(xù)二進制格式。反相器組601的尺寸取決于每一設計里的晶體管材料的數(shù)量。
[0126]控制字的控制位PG_CNTRL〈12>控制緩沖結果1〈12>，其連接反相器組601以及PMOS晶體管組602。PMOS晶體管組602具有64個PMOS晶體管?？刂莆籔G_CNTRL〈12>的結構相似于控制位PG_CNTRL〈13>的結構。在每一側方塊301中，具有2個閘方塊401以及I個閘方塊403，因此，控制位PG_CNTRL〈12>所控制的晶體管數(shù)量為控制位PG_CNTRL〈13>所控制的晶體管數(shù)量的一半，用以繼續(xù)二進制格式。接下來的控制位PG_CNTRL〈11:6>的每一位具有相同的架構，只是控制的晶體管數(shù)量為上一位的一半。如圖所示，緩沖控制位1〈11>控制PMOS晶體管組602里的32個PMOS晶體管；緩沖控制位1〈10>控制PMOS晶體管組602里的16個PMOS晶體管；緩沖控制位1〈9>控制PMOS晶體管組602里的8個PMOS晶體管；緩沖控制位1〈8>控制PMOS晶體管組602里的4個PMOS晶體管；緩沖控制位1〈7>控制PMOS晶體管組602里的2個PMOS晶體管；緩沖控制位1〈6>控制PMOS晶體管組602里的I個PMOS晶體管。
[0127]下一控制位1〈5>只控制一半的PMOS晶體管的一半，如PMOS晶體管604。在一可能實施例中，PMOS晶體管604的寬度只有PMOS晶體管602的一半寬度，故相較于PMOS晶體管602，PMOS晶體管604只需一半的晶體管材料。下一控制位1〈4>只控制1/4個PMOS晶體管，如PMOS晶體管606。在一可能實施例中，PMOS晶體管606只有PMOS晶體管604的一半寬度，故只具有一半的晶體管材料。下一控制位1〈3>只控制1/8個PMOS晶體管，如PMOS晶體管608。在一可能實施例中，PMOS晶體管608只有PMOS晶體管606的一半寬度，故只具有一半的晶體管材料。剩下控制位1〈2:0>只控制1/16、1/32及1/64個PMOS晶體管，如PMOS晶體管610、612、614。雖然每一連續(xù)晶體管的寬度只有一半，但長度卻多一倍。因此，PMOS晶體管610、612及614的寬度相似于PMOS晶體管608的寬度，除了 PMOS晶體管610的長度是PMOS晶體管608的長度的二倍，PMOS晶體管612的長度是PMOS晶體管608的長度的四倍，PMOS晶體管614的長度是PMOS晶體管608的長度的八倍。
[0128]在本實施例中，控制位PG_CNTRL〈12>控制2048微米的晶體管材料，控制位PG_CNTRL〈11>控制1024微米的晶體管材料，控制位PG_CNTRL〈10>控制512微米的晶體管材料，控制位PG_CNTRL〈9>控制256微米的晶體管材料，控制位PG_CNTRL〈8>控制128微米的晶體管材料，控制位PG_CNTRL〈7>控制64微米的晶體管材料，控制位PG_CNTRL〈6>控制32微米的晶體管材料，控制位PG_CNTRL〈5>控制16微米的晶體管材料，控制位PG_CNTRL〈4>控制8微米的晶體管材料，控制位PG_CNTRL〈3>控制4微米的晶體管材料，控制位PG_CNTRL<2>控制2微米的晶體管材料，控制位PG_CNTRL〈1>控制I微米的晶體管材料，控制位PG_CNTRL<0>控制1/2微米的晶體管材料。
[0129]在本實施例中，每一分支的PMOS晶體管的尺寸逐漸減少，到控制位PG_CNTRL〈6>時，只剩下單一晶體管。因此，可調整PMOS晶體管的寬度-長度比例(W/L)，用以減少晶體管材料，以最小化二進制圖案。對于下一控制位PG_CNTRL〈5>而言，其寬度已被減少一半，控制位PG_CNTRL〈4>及PG_CNTRL〈3>的寬度再被減少一半。因此，對于剩下的2位而言，長度參數(shù)是為可變的，用以完成二進制圖案。
[0130]上述的控制位及PMOS裝置的特定結構與二進制分散圖案為一可能實施方式，也可以利用其它變化實現(xiàn)。一般而言，許多裝置可分散在內核的周圍，并耦接在電壓VDDO與VDDl之間，并在進行電源閘控時，藉由導通或不導通裝置，以數(shù)字化地切換供給電壓之間的電流路徑的大小。在一數(shù)字化控制方法中，是改變電壓VDDl相對于VDDO的電平。在一可能實施例中，在電源閘控操作時，電壓VDDl的最終電平必須足以保留內核信息，用以降低漏電流。
[0131]請參考圖2，在正常操作下，電源閘控系統(tǒng)201將控制字PG_CNTRL設定成一預設數(shù)值，用以將電壓VDDl箝制在電壓VDD0。在一實施例中，控制字的位PG_CNTRL〈16、11:0>為低電平，用以導通相對應的PMOS晶體管，而控制字的其余位PG_CNTRL〈15:12>為高電平，也就是控制位PG_CNTRL〈16:0>為一初始數(shù)值01111000000000000b，其中b為二進制表示法。如上所述，電源控制器110會等內核101進入閑置模式，或是命令內核101進入閑置模式后，然后再關掉內核101的功能時鐘，并致能信號PGATE1，用以對內核101進行電源閘控操作。當信號PGATEl被觸發(fā)時，電源閘控操作被初始化，故控制字的最高位PG_CNTRL〈16>會被上拉至高電平，用以關閉主要的PMOS晶體管(如約200K)。由于內核101為閑置狀態(tài)，并且產生漏電流，因此，當控制位PG_CNTRL〈16>關閉電壓VDDO與VDDl之間的大部分晶體管材料時，電壓VDDl的電平不會明顯地下降。此時，只有位PG_CNTRL〈11:0>導通約4096微米的晶體管材料，用以維持電壓VDDl充分接近電壓VDD0。應該注意的是阻抗，在電壓VDDO與VDDl之間的阻抗將被增加，因而可能造成電壓VDDO與VDDl之間電壓的些微變化。
[0132]電源閘控系統(tǒng)201接著開始數(shù)字化控制控制字的位PG_CNTRL〈11:0>，用以將閘控供給電壓VDDl的電平減少至最終電壓電平。在每一連續(xù)步驟中，電壓VDDO與VDDl之間的阻抗會增加，因此，電壓VDDl會減少，直到達一最終電壓電平。如上所述，當電壓VDDl等于最終電壓電平時，可大大地減少漏電流，并可維持內核101進入電源閘控之前的狀態(tài)。
[0133]圖1所示的電源閘系統(tǒng)105?108中的每一個利用字元PG_CNTRL的每一位選擇控制PMOS裝置，用以進行數(shù)字化控制，其中PMOS裝置圍繞在微處理器100的每一內核周圍。在一簡單的數(shù)字控制架構中，每隔一固定時間間隔，便將控制字PG_CNTRL減去一固定數(shù)字調整數(shù)值，用以達到最終電壓電平。閘控供給電壓VDDl —般隨著控制字PG_CNTRL的數(shù)值而變化，故當控制字PG_CNTRL減少時，閘控電壓VDDl也會減少。在電源閘控操作下，藉由比較電壓VDD1_FB與PG_VREF_L，便可得知是否到達最終電壓電平，并在達到最終電壓電平時，維持控制字PG_CNTRL的數(shù)值。然而，在本實施例中，控制字PG_CNTRL可能隨著操作時鐘的頻率而變化，并隨著閘控電壓的任何進一步的調整而作出反應。
[0134]然而，在關閉PMOS裝置時，電壓VDDO與VDDl之間的阻抗將會增加(但電容值卻會維持在相同的值)，因此，在調整電壓VDDI時，RC時間系數(shù)會被增加。在本實施例中，在每次新的調整中，需要較長的時間才能改變并穩(wěn)定電壓VDDl的電平。當調整的數(shù)值太大時，或是調整的時間間隔太短時，電壓VDDl就有可能無法到達最終電壓電平。必須了解的是，在進行電源閘控操作時，若需要維持內核信息時，則閘控電壓就不能小于一最終電壓電平，因若小于最終電壓電平，就無法保留內核101的狀態(tài)信息。因此，調整數(shù)值必須夠小，和/或調整的時間間隔必須夠長，用以避免電壓VDDl無法等于最終電壓電平。
[0135]在另一實施例中，調整數(shù)值與控制數(shù)值之間具有一呈比例關系。在此例中，當控制數(shù)值減少時，調整數(shù)值也會根據(jù)一固定調整增益而呈比例下降。在本實施例中，一開始會快速地大幅度調整控制數(shù)值，然后再逐漸減少控制數(shù)值。閘控供給電壓VDDl將根據(jù)控制數(shù)值的變化而變化。在上述的數(shù)字化實施例中，可藉由右移控制字，用以進行一比例式調整，控制字便可呈比例地下降，并可得到調整數(shù)值。在一實施例中，控制字被右移6次，用以提供一調整數(shù)值，其為控制字的1/64，再從控制字減去右移的結果，用以比例式地減少控制字。
[0136]在另一實施例中，用以調整電壓VDDl的調整期間的長短可能連續(xù)地或周期性地被調整。在一實施例中，當決定調整時間的電源閘控時鐘的周期增加時，調整周期也會隨著增加，因此，當電壓VDDl達最終電壓電平時，調整的頻率最小。在一可能實施例中，先產生一時鐘，其具有已知的周期，再利用該時鐘產生多個時鐘信號，每一時鐘信號具有不同的周期。在進行調整時，藉由選擇不同的時鐘信號，改變調整周期。在另一實施例中，可利用振蕩器…等等，調整時鐘信號的頻率。在其它實施例中，藉由改變時鐘的周期，便可隨著時間改變(如增加)調整期間。
[0137]在其它實施例中，也可在開始或離開電源閘控操作時，隨著時間，同時改變調整數(shù)值及調整周期。
[0138]在電源閘控操作的一開始或離開電源閘控操作時，預先設定調整數(shù)值和/或調整周期，用以提供一固定的電壓調整曲線。在其它實施例中，根據(jù)至少一監(jiān)控輸入而動態(tài)地調整調整數(shù)值和/或調整周期。在一實施例中，監(jiān)控閘控供給電壓VDD1，并將監(jiān)控結果與至少一臨界電壓電平(如 上述參考電壓組PG_VREF〈1:N>的參考電壓)相比較，再根據(jù)比較結果調整調整數(shù)值和/或調整周期。在另一實施例中，根據(jù)控制字本身，便可得到調整數(shù)值和/或調整周期，例如控制字等于一特定預設的控制字。舉例而言，當控制字為一初始值時，利用位PG_CNTRL〈11:0>導通相對應的PMOS晶體管，而控制字的高位部分PG_CNTRL〈15:12>關閉相對應的PMOS晶體管，用以調整調整數(shù)值和/或調整周期。
[0139]在另一可能實施例中，監(jiān)控臨界電壓電平及控制字的臨界數(shù)值，也可得到調整數(shù)值和/或調整周期。本發(fā)明對于進行數(shù)字化的電源閘控操作提供了許多變化情況。
[0140]圖7A及圖7B為本發(fā)明的電源閘控系統(tǒng)201的一可能實施例。電源閘控系統(tǒng)201具有一數(shù)字調整器。數(shù)字調整器數(shù)字化地調整控制字PG_CNTRL，用以控制閘控供給總線206的電壓電平。閘控供給總線206提供閘控供給電壓VDD1。在電源閘控操作的部分或所有時間下，或是在電源恢復操作下(如圖8的增量控制字調整器801)，逐漸加上或減去一數(shù)字調整數(shù)值，用以進行數(shù)字化調整，或是利用較大的電壓位移(根據(jù)整合供給電壓VDDO的變化)，加上一較大的數(shù)字調整數(shù)值，以進行數(shù)字化調整。數(shù)字調整數(shù)值的大小可能取決于閘控狀態(tài)(閘控操作或恢復操作)、電壓VDDl及控制字本身。在連續(xù)調整周期中，調整率可能是取決于信號PG_CLK的周期，信號PG_CLK的周期可能也是取決于閘控狀態(tài)(閘控操作或恢復操作)、電壓VDDl及控制字本身。圖7A及圖7B所顯示的電源閘控系統(tǒng)201只是用以簡單地表現(xiàn)出相關的功能操作，并非用以限制本發(fā)明。舉例而言，在某些特定的架構中，許多控制信號可能具有許多版本，包括與可用的時鐘信號同步…等等。這些特定控制信號的版本并未在此說明，因對于完成本發(fā)明而言，這些控制信號并非必要。[0141]電源閘控系統(tǒng)201包括恢復邏輯701。恢復邏輯701接收信號PG_KILL_C0RE1及PGATE1，并提供信號RESUME。在局部的電源閘控操作中，電源控制器110觸發(fā)信號PGATE1，用以令電源閘控電路105將電壓VDDl的電平減少至一最終電壓電平，如一狀態(tài)保留電平。預設的最終電壓電平可為任何穩(wěn)定的電壓電平，以達到上述目的。電源控制器110控制最終電壓電平的方法選擇性地編程參考電壓組PG_VREF〈1:N>里的至少一參考電壓，用以控制電源閘控處理。上述的電壓電平為一狀態(tài)保留電平(即HIGH被觸發(fā))，其可降低漏電流，用以在一低電源狀態(tài)下，減少功率損耗。狀態(tài)保留電壓電平足以保留數(shù)據(jù)，用以維持微處理器100的內核101的狀態(tài)。當信號PGATEl接著被無效化時，恢復邏輯701觸發(fā)信號RESUME，用以離開電源閘控操作，并初始化恢復操作，用以將電壓VDDl的電平增加至電壓VDDO的電平。
[0142]在內核101進入全電源閘控操作時，電源控制器110觸發(fā)信號PG_KILL_C0RE1，電源閘電路105將電壓VDDl的電平減少至約等于電壓VSSO的電平(如接地)。在全電源閘控操作下，功率的損耗最低， 但會遺失內核101的狀態(tài)以及所有可恢復內核101的信息。在一可能實施例中，信號PG_KILL_C0RE1無效化(或不觸發(fā))控制字PG_CNTRL〈16: 0>的所有位，用以關閉所有PMOS裝置，用以將內核101與供給電壓VDDO相隔離。在一可能實施例中，雖然信號PG_KILL_C0RE1的優(yōu)先權大于電源閘控操作，但信號PG_KILL_C0RE1的觸發(fā)也可觸發(fā)信號PGATEl。當信號PG_KILL_C0RE1接著被無效化時，信號PGATEl也會被無效化，而信號RESUME被觸發(fā)，用以離開全電源閘控操作，并初始化恢復操作。
[0143]恢復邏輯701還接收一信號PG16并提供電源就緒信號PG00D1。信號PG16實質上就是控制字的最高有效位PG_CNTRL〈16>。當信號PG16被觸發(fā)至低電平時，表示已完成恢復處理，并且恢復邏輯701將信號PG00D1觸發(fā)至高電平，用以通知電源控制器110已完成恢復處理。
[0144]電源閘控系統(tǒng)201包括一 OR邏輯703。OR邏輯703接收信號組V_D0WN〈4:0>，并提供一信號V_DWN。當信號組V_D0WN〈4: 0>中的至少一信號被觸發(fā)時，表示電壓VDDO的電平開始下降，如進入一低電源模式。此時，信號V_DWN被觸發(fā)。
[0145]電源閘控系統(tǒng)201具有一電壓比較組705，用以將電壓VDD1_FB的電平與參考電壓組PG_VREF〈1:N〉的每一參考電壓相比較，并提供相對應的比較信號CMPl~CMPN。比較信號通常被無效化至高電平。當電壓VDD1_FB的電平符合條件時，比較信號便會被觸發(fā)至低電平。每一電壓比較器(未顯示)可為任何適合的方式所實現(xiàn)，如檢測放大器…等等。如上所述，電壓VDD 1_FB為電壓VDDl的反饋結果。當電壓VDDl小于相對應的參考電壓時，比較信號CMPl~CMPN會被觸發(fā)至低電平。因此，當電壓VDDl小于參考電壓PG_VREF〈1>時，比較信號CMPl會被觸發(fā)至低電平；當電壓VDDl小于參考電壓PG_VREF〈2>時，比較信號CMP2會被觸發(fā)至低電平；其余依此類推；當電壓VDDl小于參考電壓PG_VREF〈N>時，比較信號CMPN會被觸發(fā)至低電平。在一可能實施例中，參考電壓PG_VREF〈 1>與信號PG_VREF_H相同，都是用以表示一高于狀態(tài)保留電壓電平的電壓電平。當電壓VDDl小于信號PG_VREF_H時，信號HIER會被觸發(fā)至低電平。同樣地，參考電壓PG_VREF〈2>與信號PG_VREF_L相同，都是用以表示狀態(tài)保留電壓電平。當電壓VDDl小于信號PG_VREF_LW，臨界信號HIGH會被觸發(fā)至低電平?？梢粤私獾氖牵陔妷洪l控期間，可利用任意數(shù)量的參考電壓或臨界電壓電平與電壓VDDl相比較。[0146]電源閘控系統(tǒng)201還包括一時鐘控制器706。在數(shù)字電源閘控期間，時鐘控制器706控制時鐘信號PG_CLK的周期。在一可能實施例中，時鐘控制器706包括一時鐘產生器707、一分頻器709、一時鐘選擇方塊711以及一時間解碼器712。在本實施例中，時鐘產生器707接收時鐘信號EESDCLK及數(shù)值FSB〈3: 0>，并輸出時鐘信號CLK20。時鐘信號EESDCLK可能由一外部源所接收，或是由微處理器100內部所產生。數(shù)值FSB〈3:0>表示微處理器系統(tǒng)的一總線時鐘的頻率。在本實施例中，時鐘信號EESDCLK可為任何已知的頻率，并且時鐘產生器707利用時鐘信號EESDCLK與數(shù)值FSB〈3: 0>，產生時鐘信號CLK20，時鐘信號CLK20具有大約20ns的周期時間。可了解的是，已知的周期時間20奈秒(ns)可為其它任意值，并且可利用其它合適已知的周期時間取代。
[0147]時鐘信號CLK20被提供給分頻器709。分頻器709產生時鐘信號C20NS、C40NC、…、C2.6MS。時鐘信號C20NS、C40NC、…、C2.6MS具有相對應的時鐘周期，用于電源閘控功能。分頻器709將時鐘信號CLK20的周期與參數(shù)2°、2\22、23、…、217相乘，用以使時鐘信號 C20NS、C40NC、...、C2.6MS 分別具有 20ns、40ns、80ns、160ns、...、2.6ms 的周期時間，時鐘信號C2.6MS的周期時間為2.6ms。在本實施例中，雖然利用20個可能的控制位控制18個時鐘參數(shù)，但并非用以限制本發(fā)明。在其它實施例中，如果需要，也可利用多個控制位控制相同的時鐘頻率。在一可能實施例中，分頻器709具有串行連接的T型觸發(fā)器(toggleflip-flop)或T型寄存器…等等(未顯示)。每一鎖存器的周期時間為上一鎖存器的兩倍。時鐘信號C20NS、C40NC、…、C2.6MS被提供給時鐘選擇方塊711。時鐘選擇方塊711根據(jù)20位的時間數(shù)值PG_TME〈19:0>，將所接收到的時鐘信號中的一個作為信號PG_CLK，并輸出信號PG_CLK。在同一時間下，時間數(shù)值PG_TIME〈 19: 0>只會有一個位被觸發(fā)，用以從相對應的時鐘周期中選擇一相對應的時鐘信號。時鐘選擇方塊711可能整合至少一多工器或其它選擇邏輯(如NAND/N0R)。
[0148]根據(jù)數(shù)值PG_TIME〈 19: 0>，信號PG_CLK可具有一周期時間，該周期時間為周期時間20ns、40ns、80ns、 160ns、...、2.6ms中的一個。在一可能實施例中，在同一時間，數(shù)值PG_TIME<19:0>只會有一位被觸發(fā)，用以從18個周期時間里選擇一個作為信號PG_CLK的周期時間。在一可能實施例中，數(shù)值PG_TME〈19:0>的低選擇位(最接近最右邊有效位)對應具有最小周期時間的信號PG_CLK (具有最大的頻率)。當選擇位往左移時，信號PG_CLK的周期時間變大。換句話說，數(shù)值PG_TIME〈19:0>的最低有效位對應最小的周期時間(頻率最大)，而數(shù)值PG_TIME〈19:0>的最高有效位對應最大的周期時間(頻率最小)。更進一來說，在電源閘控及恢復操作下，信號PG_CLK的周期時間決定調整時間。
[0149]時鐘產生器707可能還接收信號PGATE、V_DWN、PG16及PG_KILL_C0RE1，用以控制信號PG_CLK的操作。在另一可能實施例中，可能提供這些信號中的至少一個。另外，分頻器709和/或時鐘選擇方塊711執(zhí)行相同的功能。在正常操作下，信號PGATEl不會被觸發(fā)，故信號PG_CLK不會動作，并且會被維持在一就緒狀態(tài)數(shù)值，如一就緒低邏輯或是邏輯O。當信號PGATEl被觸發(fā)，用以初始化電源閘控操作時，信號PG16被無效化(如上拉至高電平)，用以關閉相關的PMOS裝置，并且信號PG_CLK具有一選擇頻率。當信號PGATEl被無效化時，恢復邏輯701觸發(fā)信號RESUME，用以使電壓VDDl恢復到它正常操作電壓電平。在完成恢復處理后，信號PG16會被觸發(fā)至低電平，用以停止時鐘信號PG_CLK的作動。
[0150]在進行電源閘控時，當信號V_DWN被觸發(fā)時，信號PG_CLK會短暫地位于它的就緒狀態(tài)數(shù)值，直到電壓調整后，并且當信號V_DWN被無效化時，信號PG_CLK重新被啟動。由于信號PG_KILL_C0RE1的權重高于電源閘控操作，故可藉由關閉耦接在電壓VDDO與VDDl之間的PMOS裝置，用以將內核101與電壓VDDO相隔離。當信號PG_KILL_C0RE1被觸發(fā)時，則停止信號PG_CLK的動作(因此，信號PG_CLK會被觸發(fā)至它的就緒狀態(tài)數(shù)值)。當信號PG_KILL_C0RE1接著被無效化時，信號PG_CLK會再次被啟動，并且初始化恢復操作，用以將電壓VDDl恢復到它的正常操作電壓電平。
[0151]時間解碼器712接收一控制字數(shù)值PG〈15:0>、反相信號HIER或HIERB、信號RESUME 以及許多保除絲(或掃描)系數(shù)(如 PU_FU_HIERB、PG_FU_ENT<10: 5>、PG_FU_RES_PER〈1: 0>、PG_FU_CONST_RES_CLK)，并藉由觸發(fā)數(shù)值 PG_HME〈19: 0> 中之一位，用以在20ns~2.6ms之間選擇一個作為信號PG_CLK的周期時間。反相器710接收信號HIER，并輸出信號HIERB。在電源閘控操作下以及在離開電源閘控操作進入恢復操作下，信號PG_CLK的周期時間決定控制字PG_CNTRL〈16:0>的調整周期。
[0152]根據(jù)控制字的本身，也可調整信號PG_CLK的周期。如上所述，在電源閘控下，控制字的最高位PG_CNTRL〈16>被無效化(如觸發(fā)至高電平)并且控制字的位PG_CNTRL〈11:0>被初始化(如觸發(fā)至低電平)時，關閉許多PMOS晶體管。選擇信號PG_CLK的一初始周期以及一差異數(shù)值，用以在信號PG_CLK動作時，逐漸減少控制字。當控制字被減少至一預設數(shù)值時，信號PG_CLK的周期可能會被調整至最慢的調整周期，該預設數(shù)值事先被編程至時間解碼器712之中。舉例而言，當控制字的位PG_CNTRL〈11>為高電平(無效化)時，信號PG_CLK的周期可能增加一倍。當控制字的位PG_CNTRL〈10>為高電平(無效化)時，信號PG_CLK的周期可能再被 增加一倍。因此，控制字的本身用以調整信號PG_CLK的周期。控制字可能被編程成任何數(shù)值，用以選擇相對應的時鐘周期。
[0153]信號HIER表示電壓VDDl已低于預設臨界電壓值，信號HIER可能用以調整信號PG_CLK的周期。舉例而言，當信號HIER被觸發(fā)至低電平時，表示電壓VDDl已達到最高臨界電壓電平，因此，信號PG_CLK的時鐘周期可能會隨著電壓VDDl的電平接近最終電壓電平而增加，最終電壓電平如符號HIGH所示，其用以保留內核101的數(shù)據(jù)及狀態(tài)。舉例而言，在部分實施例中，電壓VDDl由1.05V下降至最終電壓電平450mV，此時信號HIER大約被設定成550mV。信號HIGH可能被設定成用以表示最終電壓電平為450mV。因此，當電壓VDDl達信號HIER所表示的臨界電壓電平550mV時，減少信號PG_CLK的周期，用以降低調整頻率，以降低電壓VDDl低于最終電壓電平的可能性。在一可能實施例中，在電壓VDDl達到信號HIER所表示的臨界電壓電平時，信號PG_CLK的周期變成原本的四倍。
[0154]在其它實施例中，可利用其它數(shù)量的臨界電壓調整信號PG_CLK的周期。舉例而言，在電壓VDDl每下降10mV時，信號PG_CLK的周期可能增加一倍。
[0155]當信號RESUME被觸發(fā)，用以離開電源閘控時，信號PG_CLK可能也會被調整。舉例而言，當信號RESUME被觸發(fā)時，可減少信號PG_CLK的周期時間，用以加快電壓VDDl回到正常電壓電平的速度。舉例而言，當信號RESUME被觸發(fā)時，所選擇的加總數(shù)值會被加到控制字的位？6〈15:0>，用以更新控制字？6_0見1^〈16:0>。然而，需注意的是，由于可能會引起侵入電流或是引起一電流脈沖進入內核101，因此調整動作不應該太快，因電流所造成的電荷共享將影響周圍內核102~104中至少一個的操作。因此，當內核101的上電速度太快時，會造成電壓VDDO下降，因而影響其它內核或周圍電路。[0156]電源閘控系統(tǒng)201還包括一電源閘控制器713，用以提供控制字PG_CNTRL〈16:0>及PG〈15:0>，字PG〈15:0>為控制字PG_CNTRL〈16:0>的較低16位，稍后將說明于圖11中。電源閘控制器 713 接收信號 PG_FU_X、PGATEl、RESUME、PG_KILL_C0RE1、V_D0WN〈4:0>、V_DffN, CMPl?CMPN (包括HIGH及HIER)及PG_CLK。如上所述，信號PG_FU_X包括保險絲或掃描數(shù)值 PG_FU_ADD_GN、PG_FU_SUB_GN、PG_FU_HIERB、PG_FU_ENT〈10: 5>、PG_FU_RESUME_GN〈1: 0>、PG_FU_RES_PER<1: 0>、PG_FU_CONST_RES_CLK 及 PG_FU_RESUME_STOP，用以調整電源控制處理。
[0157]圖8為電源閘控制器713的一可能實施例。電源閘控制器713包括一增量控制字調整器801、一整合控制字調整器803、一寄存器組805以及一控制字邏輯807。寄存器組805具有多個寄存器，每一寄存器對應控制字較低16位中的一相對應位。增量控制字調整器801接收及控制字邏輯807所產生的字元PG〈15: 0>，并將字元PG〈15: 0>加上或減去一調整數(shù)值，用以產生并輸出控制字數(shù)值0PB〈15: 0>。控制字邏輯807判斷控制字PG_CNTRL〈16>的最聞有效位，稍后將說明。
[0158]調整數(shù)值為一加總數(shù)值或是一差異數(shù)值是取決于欲于增加或減少控制字PG_CNTRL〈16:0>。應當注意的是，在本實施例中，為了控制P通道(如PM0S)的晶體管，故控制字PG_CNTRL〈16:0>的位為反相，而控制字PG_CNTRL〈16: 0>的增量或減量取決于P通道的晶體管的大小。為了進行電源閘控，便需對控制字進行減量，例如根據(jù)信號PGATEl是否被觸發(fā)，或是完全地被無效化，例如根據(jù)信號PG_KILL_C0RE1是否被觸發(fā)，而減少電源閘控電壓VDDl的電壓。藉由增量控制字，用以增加電壓VDDl的電平，如根據(jù)信號RESUME重回正常操作。在一可能實施例中，加總數(shù)值與差異數(shù)值均與控制字的目前數(shù)值呈比例關系，如根據(jù)控制字右移的次數(shù)1，利用2y分配控制字，用以判斷調整數(shù)值。數(shù)值PG_FU_SUB_GN可能用以改變或調整右移的次數(shù)y，用以在電源閘控操作下，調整調整的增益。加總數(shù)值可能由相似的方法所定義，可能利用信號PG_FU_ADD_GN調整加總數(shù)值。
[0159]反相器810反相臨界信號HIGH，用以提供一反相臨界信號HIGHB。反相器812反相信號PG_KILL_C0RE1，用以提供一反相中止信號KILLB。增量控制字調整器801接收信號PG_KILL_C0RE1、反相中止信號KILLB與信號RESUME。在本實施例中，符號里有“B”是表示其為一反相版本，并不需要多加解釋。信號HIGHB、KILLB及RESUME用以選擇一加總數(shù)值或一差異數(shù)值，用以增加或減少控制字。舉例而言，在電源閘控下，選擇差異數(shù)值，用以減少控制字及電壓VDDl。當電壓VDDl到達最終電壓電平時，信號HIGH及HIGHB會轉變成反態(tài)。若選擇加總數(shù)值，則用以增加控制字及電壓VDDl。當電壓VDDl大于最終值時，信號HIGH及HIGHB會再次轉態(tài)，并且再次選擇差異數(shù)值。在本實施例中，上述操作可能會重復進行，直到信號RESUME被觸發(fā)。當信號HIGH的狀態(tài)可保留數(shù)據(jù)時，加總數(shù)值可能大于差異數(shù)值，用以減少振蕩器的頻率。當信號RESUME接著被觸發(fā)時，被選擇到的加總數(shù)值將增加電壓VDDl的電平，使其恢復到正常電平。信號KILLB表示欲進行全電源閘控操作，此時可忽略信號HIGHB。
[0160]整合控制字調整器803接收調整控制字0PB〈15:0>。當信號組V_D0WN〈4:0>的一位被觸發(fā)時，如符號V_DWN所示，整合控制字調整器803調整控制字一次。舉例而言，在電源閘控下，預計調降電壓VDDO時，需整合調整增加控制字的增量，以避免電壓VDDl低于最終電壓電平而造成內核101的狀態(tài)遺失。當信號組V_D0WN〈4:0>的一位被觸發(fā)時，信號V_DffN也會被觸發(fā)，并且整合控制字調整器803根據(jù)信號組V_D0WN〈4:0>的被觸發(fā)的特定位，調整控制字。
[0161]在本實施例中，整合控制字調整器803輸出三個不同的控制字數(shù)值，包括一反相清除數(shù)值CB〈15:0>、一設定數(shù)值S〈15:0>以及一數(shù)據(jù)數(shù)值D〈15:0>。反相清除數(shù)值CB〈15:0>、設定數(shù)值S〈15:0>以及數(shù)據(jù)數(shù)值D〈15:0>分別被輸入至寄存器組805的反相清除輸入端CB、設定輸入端S以及數(shù)據(jù)輸入端D。當信號PG_CLK并未動作時，在初始化及整合控制字調整時，反相清除數(shù)值CB〈15: 0>與設定數(shù)值S〈15: 0>并非同步輸入至寄存器組805。當信號PG_CLK動作時，數(shù)據(jù)數(shù)值D〈15: 0>被同步輸入至寄存器組805。整合控制字調整器803還利用信號PG_KILL_C0RE1及PGATEl，用以產生信號GATE及其反相結果，如GATEB?？刂谱诌壿?07接收信號GATE。信號GATE與GATEB用以產生一初始控制字。
[0162]寄存器組805接收信號PG_CLK并輸出調整后的控制字的“暫存”結果，如符號R0PB<15:0>所示，控制字可能完整地被調整或否?？刂谱诌壿?07接收控制字R0PB〈15: 0>。控制字R0PB〈15: 0>非同步地被設定成一初始數(shù)值。在調整的全部過程中，當信號PG_CLK停止時，利用反相清除數(shù)值CB〈15:0>與設定數(shù)值S〈15:0>非同步地更新控制字R0PB〈15:0>。在電源閘控及恢復操作下，利用數(shù)據(jù)數(shù)值0〈15:0>，使控制字1?0?8〈15:0>隨著信號PG_CLK同步被更新。
[0163]控制字邏輯807包括一邏輯電路，用以將控制字R0PB〈15:0>轉換成控制字的低位，如PG_CNTRL〈15:0>?？刂谱诌壿?07包括一邏輯電路，其根據(jù)信號PG_KILL_C0RE1、RESUME、PGATEl 以及 PG_FU_RESUME_STOP，產生控制字 PG_CNTRL〈16: 0> 的最高位 PG_CNTRL〈16> (如PG16)。控制字邏輯807利用控制字R0PB〈15:0>及PG_KILL_C0RE1，產生數(shù)值PG〈 15: 0>，并將數(shù)值PG〈 15: 0>提供給增量控制字調整器801以及時間解碼器712。
[0164]圖9為本發(fā)明的增量控制字調整器801的一可能實施例。增量控制字調整器801可能具有一限流901。限流901作為一防護，以避免電流過高或過低。如下所述，數(shù)值PG〈15:0>右移了一選擇次數(shù)，用以產生調整數(shù)值。當數(shù)值PG〈15:0>到達一特定低數(shù)值時，可能會讓電壓VDDl的改變量超出預期。舉例而言，當電壓VDDI在低電平時，若微量減少數(shù)值PG〈15:0>，則可能使電壓VDDl低于能夠維持數(shù)據(jù)的最小電平。在本實施例中，限流901限制了數(shù)值PG〈15:0>的最小數(shù)值為1111111111100000b (如31的反相數(shù)字碼)。
[0165]限流901接收數(shù)值PG〈15:0>并提供許多限定數(shù)值PGTWO、PGTHREE、PGFOUR、PGFIVE及PGSIX。每一限定數(shù)值用以取代一位移后的數(shù)值的最低有效位(LSB)，用以預防位移后的數(shù)值低于一預設最小電平。在一可能實施例中，預設最小電平具有32個數(shù)字碼。特定的限定數(shù)值根據(jù)位移數(shù)值的右移次數(shù)。舉例而言，限定數(shù)值PGTWO用以進行二次的右移；限定數(shù)值PGTHREE用以進行三次的右移；限定數(shù)值PGFOUR用以進行四次的右移；限定數(shù)值PGFIVE用以進行五次的右移；限定數(shù)值PGSIX用以進行六次的右移。
[0166]多工器(MUX)903具有一輸入端O、一輸入端1、一選擇輸入端S以及一輸出端。輸入端0接收數(shù)值〈*6>￥550、？6〈15:7>、？651父。輸入端I接收數(shù)值<*5>VSS0、PG〈15: 5>。選擇輸入端S接收信號PG_FU_SUB_GN。多工器903的輸出端提供一差異數(shù)值SUB〈15:0>。在本實施例中，雖然只顯示單一多工器903，但多工器903內部的符號“X16”表示16個并聯(lián)的多工器接，每一多工器處理16位中的I位。相同的標記方式也應用在其它多工器、鎖存器寄存器及邏輯門。符號“<*6>VSS0”表示6個邏輯0，用以形成最左邊位的數(shù)值，接著是PG<15:0>的較高9位，即PG〈15:7>，接著是數(shù)值PGSIX，數(shù)值PGSIX作為最終數(shù)值的最低有效位。<*6>VSS0、PG〈15:7>及PGSIX為數(shù)值PG〈15:0>右移6次后的結果，并在最左側插入6個邏輯O，再利用數(shù)值PGSIX作為最終數(shù)值的最低有效位。最終數(shù)值表示控制字PG〈15: O〉的數(shù)值的1/64(即減少至預設限定數(shù)值)。數(shù)值<*5>VSS0、PG<15:5>以相同方法形成，差別只在于右移5位，并且沒有使用限定數(shù)值。因此，數(shù)值<*5>VSS0:PG〈15:5>表示控制字PG〈15:0> 的 1/32。
[0167]預設數(shù)值PG_FU_SUB_GN為邏輯0，故數(shù)值<*6>VSS0、PG〈15: 7>及PGSIX作為差異數(shù)值SUB〈15:0>的預設數(shù)值(如多工器903的反相輸出)，其表示控制字數(shù)值PG〈15:0>的數(shù)值的1/64的增益，也就是減少的調整數(shù)值。當預設數(shù)值PG_FU_SUB_GN被觸發(fā)成邏輯I時，數(shù)值<*5>VSS0:PG<15:5>會被作為差異數(shù)值SUB〈15: 0> (反相后)，其表示控制字數(shù)值PG<15:0>的數(shù)值的1/32的增益，也就是減少的調整數(shù)值。
[0168]16位的減法器905的輸入端A接收控制字PG〈15:0>，其輸入端B接收差異數(shù)值SUB〈15:0>。減法器905將輸入端A的數(shù)值減去輸入端B的數(shù)值，并由輸出端提供差異數(shù)值FSUB<15:0>。在本實施例中，根據(jù)差增益數(shù)值PG_FU_SUB_GN，差異數(shù)值FSUB〈15: 0>表示控制字 PG<15:0> 的 1/64 或是 1/32。
[0169]加總增益也可以相同的方式定義，但在電源閘控及恢復操作下，會產生大量的加總增益以供選擇。多工器907具有輸入端O?3，分別接收增益數(shù)值<*2>VSS0: PG〈15: 3>: PGTWO、<*3>VSS0: PG〈15: 4>: PGTHREE、<*4>VSS0: PG〈15: 5>: PGFOUR 及<*5>VSS0: PG<15:6>: PGFIVE,上述增益數(shù)值分別代表1/4、1/8、1/16及1/32的加值增益，并且每一個具有相對應的最低有效位限制數(shù)值。多工器907輸出反相的位，并提供給反相器909。反相器909反相多工器907的輸出，并將反相結果作為一加總數(shù)值ADD〈15:0>。多工器907與903具有相同的特性，多工器907具有符號“X16”，其用以表示16個并聯(lián)的多工器。同樣地，反相器909具有“X16”的符號，也是表示16個并聯(lián)的反相器。加值解碼器911根據(jù)信號RESUME、PG_FU_ADD_GN及PG_FU_RESUME_GN〈1: 0>選擇一增益數(shù)值。加值解碼器911觸發(fā)輸出信號SO?S3中的一個。多工器907根據(jù)輸出信號SO?S3的觸發(fā)狀況,輸出輸入端O?3中的一個所接收到的增益數(shù)值。
[0170]加值解碼器911 根據(jù)信號 RESUME、PG_FU_ADD_GN 及 PG_FU_RESUME_GN〈 1: 0>，觸發(fā)輸出信號SO?S3中的一個，用以選擇加值增益。信號PG_FU_RESUME_GN〈1:0>只適用在當信號RESUME被觸發(fā)為邏輯I的恢復操作中。信號PG_FU_ADD_GN只適用在當信號RESUME被觸發(fā)為邏輯O的電源閘控操作中。
[0171]當信號RESUME 及 PG_FU_ADD_GN 均為邏輯 O 時，信號 PG_FU_RESUME_GN<1:0>可為邏輯O或1，也就是未知狀態(tài)(don’ t care),因此，加值解碼器911的輸入信號的位值為00ΧΧ，因此，加值解碼器911觸發(fā)輸出信號S3，用以選擇加值增益<*5>VSS0:PG<15:6>:PGFIVE,也是就1/32增益，用以進行電源閘控操作。當信號RESUME為邏輯O并且信號PG_FU_ADD_GN為邏輯I時，加值解碼器911的輸入信號的位值為01XX，因此，加值解碼器911觸發(fā)輸出信號S2，用以選擇加值增益<*4>VSS0:PG〈15: 5>:PGF0UR，也就是1/16增益，以進行電源閘控操作。
[0172]當信號RESUME為邏輯I時，信號PG_FU_RESUME_GN〈 1: 0>的位值用以決定在恢復操作下的加總數(shù)值的增益。在本實施例中，信號PG_FU_RESUME_GN〈1:0>的位值分別為00、01、10及11時，將使得加值解碼器911分別觸發(fā)輸出信號S3~SI，用以分別選擇<*5>VSS0:PG〈15:6>:PGFIVE(或是 1/32 增益)、〈*4>VSS0:PG〈15:5>:PGF0UR(或是 1/16 增益)、<*3>VSS0:PG〈15:4>:PGTHREE(或是 1/8 增益)及 <*2>VSS0:PG<15:3>:PGTffO(或是1/4增益)。
[0173]16位的加法器913的輸入端A接收控制字數(shù)值PG〈15: 0>，其輸入端B接收加值數(shù)值ADD〈15:0>。加法器913將輸入端A及B所接收到的數(shù)值進行加總(A+B)，用以提供并輸出加總數(shù)值FADD〈15:0>。應該注意的是，為了控制PMOS裝置，控制字的位值為反相值，故可藉由反相器909，助于加法運算。
[0174]2輸入-多工器915的輸入端O接收加總數(shù)值FADD〈15: 0>，其輸入端I接收差異值FSUB〈15:0>，其反相輸出端提供數(shù)值0PB〈15:0>。2輸入-多工器915的符號“X16”表示多工器915由16個并聯(lián)的多工器所構成。2輸入-AND門917接收信號KILLB及HIGHB，并提供輸出信號予2輸入-NOR門919的其中一輸入端。2輸入-NOR門919的另一輸入端接收信號RESUME，其輸出端耦接2輸入-多工器915的選擇輸入端S。因此，當信號RESUME為邏輯I時，2輸入-多工器915將加總數(shù)值FADD〈15:0>反相后再輸出，用以在恢復操作中，增加控制字PG_CNTRL〈16:0>。當信號RESUME為邏輯O時，只要信號KILLB及HIGHB不均為高電平，2輸入-多工器915將差異值FSUB〈15:0>反相后再輸出。當信號PG_KILL_C0RE1被觸發(fā)成高電平時，信號KILLB為低電平，用以進行全電源閘控操作。當電壓VDDl降到足以保留數(shù)據(jù)的最終臨界電平時，信號HIGH為低電平，因此，信號HIGHB為高電平，因此，2輸入-多工器915選擇加總數(shù)值，以預防電壓VDDl再減少。
[0175]圖1OA及圖1OB為本發(fā)明的整合控制字調整器803的一可能實施例。調整控制字數(shù)值0PB〈15:0>被提供給鎖存器組1001的輸入端D，鎖存器組1001具有16個鎖存器。鎖存器組1001的輸出 端Q輸出鎖存結果00PB〈15:0>。鎖存器組1001的反相時鐘輸入端CK接收信號V_DWN。當信號V_DWN被觸發(fā)至低電平時，鎖存器組1001為導通模式，不處理控制字數(shù)值0PB〈15: 0>，并直接將控制字數(shù)值0PB〈15: 0>作為鎖存結果00PB〈15: 0>輸出。當信號V_DWN被觸發(fā)至高電平時，鎖存器組1001切換成隔離模式，不管控制字數(shù)值0PB〈15:0>如何變化，輸出端的鎖存結果00PB〈15:0>固定不變。
[0176]鎖存結果00PB〈15:0>的位經(jīng)16個反相器1003反相后，成為另一調整控制字數(shù)值V0P〈15:0>。將數(shù)值V0P〈15:0>右移一次，并補上VSSO (邏輯O)，便可形成數(shù)值VSS0:V0P〈15:1>，其中V0P<15:1>作為數(shù)值VSS0:V0P〈15:1>的低15位。因此，數(shù)值VSS0:V0P<15:1>為數(shù)值V0P〈15:0>的1/2。16位的加法器1005的輸入端A〈15:0>接收數(shù)值V0P〈15:0>，其輸入端B〈15:0>接收數(shù)值￥330:￥0?〈15:1>，其輸出端提供數(shù)值00?〈15:0>，其為原始數(shù)值V0P<15:0>的1.5倍。
[0177]藉由數(shù)值V0P〈15:0>與D0P〈15:0>，便可提供原始數(shù)值V0P〈15:0>的1.5倍、2倍、3倍、4倍及6倍數(shù)值。如上所述，數(shù)值D0P〈15:0>為數(shù)值V0P〈15:0>的1.5倍。數(shù)值￥0卩〈14:0>為數(shù)值￥0?〈15:0>左移1位的結果，并在最低有效位補上電壓￥000。因此，數(shù)值￥0卩〈14:0>:￥000為數(shù)值￥0?〈15:0>的2倍。同樣地，數(shù)值D0P〈14:0>: VDDO 為數(shù)值D0P〈15: 0>左移I位的結果，故為V0P〈15:0>的3倍。另外，數(shù)值￥0?〈13:0>:〈*2>￥000表示￥0?〈15:0>左移2位的結果，并在最右側補上2個VDDO，因此，其可代表數(shù)值V0P〈15:0>的4倍。同樣地，數(shù)值 D0P〈13:0>:〈*2>VDD0 表示數(shù)值 V0P<15:0> 的 6 倍。[0178]多工器1007、1009及1011的輸入端O~4分別接收數(shù)值V0P〈15: 0>的1.5倍、2倍、3倍、4倍及6倍的數(shù)值。多工器1007、1009及1011的符號“X16”表示16個并聯(lián)的多工器。多工器1011的輸入端5接收原始數(shù)值V0P〈15:0>。2輸入-NOR門1013接收信號PG_KILL_C0RE1及PGATEl，并輸出一反相門信號GATEB。反相器1015接收反相門信號GATEB并產生信號GATE。多工器1007的輸入端5接收數(shù)值<*4>VSS0: <*12>GATEB。多工器1009的輸入端5接收數(shù)值<*4>GATE:〈*12>VDD0。多工器1007、1009及1011的輸出端分別提供反相的清除數(shù)值CB〈15:0>、設定數(shù)值S〈15:0>以及數(shù)據(jù)數(shù)值D〈15:0>予前文的寄存器組805。
[0179]V_D0WN解碼器1017接收信號組V_D0WN〈4:0>，并輸出信號SO~S5予多工器1007、1009及1011的輸入端SO~S5。信號組V_D0WN〈4:0>為優(yōu)先解碼，故在同一時間下，若信號組￥_001%4:0>的多位被觸發(fā)，則只會觸發(fā)信號組V_D0WN〈4:0>的最高一位。因此，V_D0WN解碼器1017對信號組V_D0WN〈4:0>的最高位進行解碼，并觸發(fā)相對應的輸出信號SO~S5，用以調整一次控制字。當信號V_D0WN〈0>被觸發(fā)時，則選擇信號S0，用以進行1.5倍的調整。當信號V_D0WN〈1>被觸發(fā)時，則選擇信號SI，用以進行2倍的調整。當信號V_D0WN〈2>被觸發(fā)時，則選擇信號S2，用以進行3倍的調整。當信號V_D0WN〈3>被觸發(fā)時，則選擇信號S3，用以進行4倍的調整。當信號V_D0WN〈4>被觸發(fā)時，則選擇信號S4，用以進行6倍的調整。當信號組￥_00胃％4:0>沒有位被觸發(fā)時，觸發(fā)信號S5。多工器1007、1009及1011根據(jù)被觸發(fā)的信號SO~S5，對相對應的輸入端所接收到的信號進行反相，再輸出反相結果。
[0180] 整合控制字調整器803已敘述于圖8及圖10。在上電予微處理器100和/或內核101時，或是在重置微處理器100和/或內核101時，信號組￥_001%4:0>不會有位被觸發(fā)，因此，不會觸發(fā)信號V_DWN。鎖存器1001為傳送狀態(tài)，信號PG_CLK維持在低電平，因此，寄存器組805不動作，并且V_D0WN解碼器1017觸發(fā)多工器1007、1009及1011的信號S5。由于寄存器組805不動作，因此，數(shù)據(jù)輸出D〈15:0>被無效化。此外，多工器1007及1009的輸入端5也可耦接寄存器組805的反相清除輸入端及設定輸入端，用以將信號R0PB〈15:0>初始化成1111000000000000b。由于多工器1007及1009的輸入端5是同時被觸發(fā)，故來自多工器1007的反相清除位將使寄存器組805傳送邏輯0，共且自多工器1009的設定位將使寄存器組805傳送邏輯I。
[0181]在本實施例中，信號PG_CNTRL的最高有效位，即信號PG16，控制一特定數(shù)量的PMOS裝置，而其它的PMOS裝置由信號PG_CNTRL〈 15: 0>所控制。在本實例中，信號PG_CNTRL<15:0>為二進制加權。在此例中，在正常操作下，信號PG16控制重要的PMOS裝置(如最多數(shù)量)，用以有效地將閘控供給總線206箝制在整合供給總線109，而其它的PMOS裝置對于電壓VDDl的電平影響較低。當信號PGATEl被觸發(fā)，用以初始化電源閘控操作時，信號PG16被無效化，用以清除電壓箝制效應，適當數(shù)量的PMOS裝置持續(xù)被導通，用以使電壓VDDl的電平約略等于電壓VDDO的電平。雖然控制字的低位PG_CNTRL〈15:0>用于進行電源閘控操作，但在其它實施例中，可能使用其它數(shù)量的位。
[0182]在本實施例中，在正常操作下，控制字PG_CNTRL〈16:0>為01111000000000000b，故控制字的低位PG_CNTRL〈11:0>為低電平，而中間位PG_CNTRL〈15:12>為高電平，因此，在正常操作下，一特定數(shù)量的PMOS裝置被導通。在本實施例中，在上電、重置及正常操作下，閘控供給總線206上的電平有效地被箝制成整合供給總線109上的電平，并且內核101可能正常工作。當信號PGATEl被觸發(fā)，用以初始化電源閘控時，信號PG16會被無效化，在初始化電源閘控時，原本因低位PG_CNTRL〈11: O〉而導通的PMOS裝置不再導通。因此，減少了被導通的PMOS裝置的數(shù)量，用以在電源閘控操作下，將電壓VDDl的電平減少至最終電壓電平，并可保留內核的狀態(tài)信息。在另一實施例中，在電源閘控功能下，控制字PG_CNTRL<16:0>的初始值可能會被調整，用以控制更多或更少的PMOS裝置。
[0183]當信號PGATEl被觸發(fā)，用以進行電源閘控操作時，若信號組V_D0WN〈4:0>仍維持在未觸發(fā)狀態(tài)時，鎖存器1001維持在導通狀態(tài)，并且信號PG_CLK維持相同的頻率，用以在電源閘控時，降低控制字PG_CNTRL〈16:0>的大小。因此，電壓VDDl的電平相似于電壓VDDO。V_D0WN解碼器1017觸發(fā)信號S5，由于信號PG_CLK為有效狀態(tài)，故選擇多工器1011的輸入端5的數(shù)值V0P〈15:0>作為數(shù)據(jù)數(shù)值D〈15:0>，并提供給寄存器組805的數(shù)據(jù)輸入端。在本實施例中，在正常電源閘控操作下，藉由連續(xù)觸發(fā)的信號PG_CLK，調整并更新信號R0PB〈15:0>、PG〈15:0>及PG_CNTRL〈15:0>，直到電壓VDDl的電平到達最終電壓電平。
[0184]在電源閘控下，不論信號組V_D0WN〈4:0>的哪個位被觸發(fā)，信號V_DWN均會被觸發(fā)，使得鎖存器1001維持本身的輸出信號，并且暫時中止信號PG_CLK。V_D0WN解碼器1017觸發(fā)輸出信號SO?S5中的一個并且多工器1007及1009根據(jù)被觸發(fā)的信號,輸出輸入端O?4中的一個的信號，用以利用不同倍數(shù)(如:1.5、2、3、4、6倍)的控制字，非同步地更新寄存器組805，因而更新控制字PG_CNTRL〈16:0>。如上所述，當信號組V_D0WN〈4:0>的一位被更新時，表示電壓VDDO電平的調降，因此，更新控制字PG_CNTRL〈16:0>，并增加電壓VDDI的電平一次，以避免電壓VDDl的電平過低。
[0185]圖11為控制字邏輯807的一可能實施方式。如上所述，控制字邏輯807接收寄存器組805所暫存的控制字R0PB〈15:0>。反相器1101接收信號RESUME。反相器1101的輸出端耦接一對2輸入-NOR門1103及1105。2輸入-NOR門1103的另一輸入端接收信號R0PB〈14>。2輸入-NOR門1105的另一輸入端接收信號R0PB〈13>。2輸入-NOR門1103及1105的輸出端分別耦接2輸入-多工器1107的輸入端I及O。2輸入-多工器1107的輸入端S接收信號PG_FU_RESUME_STOP，其輸出端提供一停止信號STP。設定-重置(set-reset ；SR)鎖存器1109的重置輸入端R接收停止信號STP。SR鎖存器1109的設定輸入端S接收信號GATE。信號GATE用以觸發(fā)SR鎖存器1109的輸出端Q所輸出的控制位R0PB〈16>。信號R0PB〈15:0>及R0PB〈16>由數(shù)值R0PB〈16: >所提供，用以產生上述的控制字 PG_CNTRL〈16:0>。
[0186]在操作時，信號GATE、RESUME及R0PB〈16>被初始成低電平，并且信號R0PB〈13>及R0PB〈14>被初始成高電平。由于信號R0PB〈16>在正常操作下被設定成低電平，因此，信號PG_CNTRL〈16>(即最高有效位PG16)會被下拉至低電平，因而導通最多的PMOS裝置，用以令電壓VDDl的電平等于電壓VDDO的電平。當信號RESUME為低電平時，不論信號PG_FU_RESUME_ST0P的電平為何，2輸入-多工器1017令停止信號STP為低準。在初始化電源閘控操作時，信號GATE會被設定成高電平，因此，SR鎖存器1109將信號R0PB〈16>觸發(fā)成高電平，故不導通相當數(shù)量的PMOS裝置，該等PMOS裝置耦接在電壓VDDO與VDDl之間。然而，由于內核101已進入閑置模式，因此，電壓VDDl不會有相當大的變化。當信號PG_KILL_COREl或PGATEl被觸發(fā)至低電平，用以停止電源閘控操作并回到正常操作時，信號GATE改變成低電平，而信號RESUME改變成高電平。信號R0PB〈13>及R0PB〈14>仍為高電平，因此，停止信號STP維持在低電平。[0187]在一預設狀態(tài)下，信號PG_FU_RESUME_STOP為低電平，因此，2輸入-多工器1107選擇2輸入-NOR門1105的輸出信號，也就是輸出信號R0PB〈13>的反相結果。信號R0PB<15:0>會被增加，直到信號R0PB〈13>被觸發(fā)至低電平，因此，停止信號STP被觸發(fā)成高電平，用以重置SR鎖存器1109，并且信號R0PB〈16>回到低電平，因而將信號PG_CNTRL〈16>設置成低電平，用以導通許多PMOS裝置，并將電壓VDDI的電平箝制成電壓VDDO的電平。若號PG_FU_RESUME_STOP被編程成高電平，2輸入-多工器1107選擇2輸入-NOR門1103的輸出信號，因此，2輸入-多工器1107輸出信號R0PB〈14>的反相結果。在其它較長的恢復處理中，操作是相同的，除了停止信號STP不會被設定成高電平，直到信號R0PB〈14>被設定成低電平。停止信號取決于控制字里被選擇的位PG_CNTRL〈16>，其表示一最小停止數(shù)值。換句話說，一旦控制字變成特定數(shù)值時，就可有效地中止恢復處理，因此，可能繼續(xù)正常操作。
[0188]一旦停止信號STP為高電平時，SR鎖存器1109將信號R0PB〈16>由高電平下拉至低電平，用以將電壓VDDl的電平箝制回電壓VDDO的電平，并進入正常操作。信號RESUME回到低電平，并且整合控制字調整器803再次將控制字初始化成01111000000000000b，使得信號R0PB〈13>及R0PB〈14>回到高電平。在一可能實施例中，當恢復操作根據(jù)控制字的數(shù)值而被中止，可利用一編程數(shù)值，如保險絲或掃描…等等，重置控制字。因此，在正常操作下，電壓VDDl的電平回到它原本設定的電平。
[0189]在另一可能實施例中，為了控制信號R0PB〈16>，可提供信號PGATEl予時鐘控制器706，其可提供一同步暫存結果(如PGATE1R;未顯示)。當信號PGATEl變化至高電平時，同步暫存結果，如PGATE1R，也變化至高電平，直到恢復操作的尾端，信號PG16為高電平時，信號PGATEl都不會回到低電平。在本實施例中，信號PGATE1R(代替信號PGATE1)被提供給2輸入-NOR門1013的輸入端，用以改變信號GATE。2輸入-多工器1107的輸出信號也會被反相，并且可利用一 AND門(未顯示)取代SR鎖存器1109，用以接收信號GATE及STP。在此例中，信號STP會被 上拉至高電平(而不是低電平)。由于在正常操作下，信號GATE為低電平，故信號R0PB〈16>也為低電平。在電源閘控時，信號PGATEl被上拉至高電平，故信號GATE改變至高電平，由于信號STP也為高電平，因此，信號R0PB〈16>被上拉至高電平。在初始化恢復操作時，當信號PGATEl被無效化至低電平，信號GATEl維持在高電平(因是由PGATE1R所控制，而不是PGATE1)，信號STP也為高電平。當信號STP被下拉至低電平，用以停止恢復操作時，信號R0PB〈16>也會被觸發(fā)至低電平。信號R0PB〈16>為低電平時，將下拉信號PG16為低電平，使得信號GATE回到低電平，用以維持信號R0PB〈16>在低電平。控制字PG_CNTRL〈16:0>回到化初始值，使得信號R0PB〈13>及R0PB〈14>均為高電平，因此，信號STP被上拉回到高電平(在另一實施例中，2輸入-多工器1107的輸出會被反相，也就是反相圖11里的信號STP的狀態(tài))。
[0190]反相器812反相信號PG_KILL_C0RE1，用以產生信號KILLB。反相器1111反相信號KILLB,用以產生信號KILL。反相器1113反相信號KILL，用以產生另一反相結果，如KILLBB。NAND門組1115具有7個NAND門(以符號“X7”表示)，每一 NAND門接收信號R0PB〈6: 0>的一相對應位，每一 NAND門接收信號KILLBB。NAND門組1115產生低位信號PG〈6:0>。NOR門組1117具有9個NOR門(以符號“X9”表示)，每一 NOR門接收信號R0PB〈15:7>的一相對應位，所有NOR門接收信號KILL。NAND門組1117提供高位信號PG〈15:7>。當信號PG_KILL_C0RE1為低電平時，控制數(shù)值PG〈15:0>為信號R0PB〈15:0>的反相結果，也就是控制字PG_CNTRL〈15:0>。當信號PG_KILL_C0RE1為高電平時，低位信號PG〈6:0>會被觸發(fā)成高電平，而高電平信號PG〈15:7>會被下拉至低電平，因此，信號PG〈15:0>會被設定成一初始值0000000001111111b。進一步來說，信號PG〈 15: 0>的初始值用以在全電源閘控操作后，恢復操作下，當信號PG_KILL_C0RE1接著被下拉回低電平時，初始化控制字PG_CNTRL〈16: 0>。如圖8所示，整合后的控制字PG〈15:0>提供給遞增控制字調整器801以及時間解碼器712。邏輯門1115及1117根據(jù)邏輯門812、1111、1113的反相結果KILLBB與KILL而動作，并根據(jù)信號ROPB選擇控制字的位，用以形成初始化邏輯，其可在全電源閘控操作下，當代表恢復操作的信號RESUME被觸發(fā)時，初始化控制字的數(shù)值。
[0191]信號R0PB〈15:0>與R0PB〈16>構成數(shù)值R0PB〈16: 0>，其用以產生控制字PG_CNTRL〈16:0>。AND門組1119具有16個AND門，每一 AND門接收數(shù)值R0PB〈16: 0>的一相對應位。反相器組1121處理數(shù)值R0PB〈 16:0〉，并將處理結果提供給AND門組1119的另一輸入端。反相器組1121具有16個并聯(lián)的反相器?？偣灿?個反相器組1121串聯(lián)在一起，用以延遲相對應的信號，其通過反相器組傳送。雖然數(shù)值R0PB〈16:0>的每一位被6個反相器所延遲，但并非用以限制本發(fā)明，在其它實施例中，可對每一位進行不同程度的延遲。OR門組1123具有16個OR門，而AND門組1119的輸出耦接相對應的OR門。OR門組1123的所有OR門接收信號KILL。OR門組1123的輸出端提供控制字PG_CNTRL〈16: 0>。
[0192]當控制字PG_CNTRL〈16:0>的某一位為數(shù)值I時，其關閉相對應的PMOS裝置，若為數(shù)值0，則是導通相對應的PMOS裝置。如果數(shù)值R0PB〈16:0>的某一位由數(shù)值O改變成數(shù)值I時，控制字PG_CNTRL〈16: 0>的相對應位也會改變，故可關閉相對應的PMOS裝置，用以降低電壓VDDl的電平。同樣地，若數(shù)值R0PB〈16:0>的某一位由數(shù)值I改變成數(shù)值O時，控制字PG_CNTRL<16:0>的相對應位也會改變，因而導通相對應的PMOS裝置，用以增加電壓VDDl的電平。
[0193]在同一時間下，改變多個位以降低控制字PG_CNTRL〈16:0>時，可能會解決一問題。具體而言，當控制字PG_CNTRL〈16:0>的許多位同時從一數(shù)值變化成另一數(shù)值時，可能造成控制字PG_CNTRL的數(shù)值被O取代。被取代的位將不導通PMOS裝置，因而使得電壓VDDl的電平短暫地下降。電壓VDDl的短暫下降，可能低于最終電壓電平。在這樣的考慮下，如果電壓VDDl的電平過低，可能無法保留內核101的狀態(tài)信息。
[0194]反相器組1121與AND門組1119可預防上述問題。當AND門組1119處理信號時，若部分位快速地由數(shù)值I變化至數(shù)值O時，可藉由反相器組1121將這些位再由數(shù)值O變化成數(shù)值I。在本實施例中，要被導通的PMOS晶體管會在關閉前先快速地被導通。因此，當控制字被更新時，可先短暫地增加電壓VDDl的電平。短暫地增加電壓VDDl的電平所造成的影響小于短暫地減少電壓VDDl的電平所造成的影響。
[0195]圖12為本發(fā)明的時間解碼器712的一可能實施例。單熱點解碼器1201的輸入端接收信號PG〈15:0>，并將信號PG〈15:0>解碼成數(shù)值PGT〈15:0>。如上所述，控制字R0PB<15:0>的初始值為1111000000000000b，經(jīng)過邏輯門1115及1117反相后，因此，在電源閘控下，控制字R0PB〈15:0>的初始值為0000111111111111b。在解碼處理時，同一時間下，數(shù)值PGT〈15:0>只有一位會被觸發(fā)成高電平，而其它位為低電平，其中高電平表示信號PG〈15:0>中最重要的位的位置，也就是被觸發(fā)成高電平至邏輯I的位的位置。另外，數(shù)值PGT〈15:0>的位數(shù)量與信號PG〈15:0>的位數(shù)量有關。在本實施例中，當信號PG〈15: 0>的初始值為 0000111111111111b 時，則數(shù)值 PGT〈15:0> 的初始值為 0000000000010000b，其中數(shù)值PGT〈15:0>的第4位PGT〈4>為高電平，而其它位為低電平。藉由讀取數(shù)值PG，便可得知數(shù)值PGT，如位PGT〈4>表示數(shù)值PG〈15:0>的位從左邊開始數(shù)，第五個位就是最重要位。在全電源閘控操作下，當信號PG_KILL_C0RE1為高電平時，信號PG〈15:0>變成00000000011Illllb,因此，數(shù)值 PGT〈15:0> 為 0000000001000000b。數(shù)值PGT〈15:0> 用以產生時間數(shù)值？6_111^〈19:0>，用以根據(jù)操作模式以及控制字，選擇信號？6_0^的頻率。單熱點解碼器1201可以標準NOR/NAND門所實現(xiàn)，或其它相似的電路所實現(xiàn)。
[0196]時鐘位移器1203接收信號組PG〈15:0>的高位信號PG〈15:6>以及數(shù)值PG_FU_ENT〈10: 5>，用以提供相對應的數(shù)值FIVE、SIX、SEVEN、EIGHT、NINE及TEN，用以對時間數(shù)值進行位移，也就是調整時鐘信號PG_CLK的周期。數(shù)值PG_FU_ENT〈10:5>可能由保險絲…等等所編程，用以根據(jù)一特定架構的許多參數(shù)，如電壓供給電容值…等等對時間信號PG_CLK的時間基數(shù)進行位移。舉例而言，當控制字的數(shù)值減少時，特定位所對應的PMOS裝置被關閉，故信號PG_FU_ENT〈10: 5>藉由系數(shù)2，對信號PG_CLK的頻率進行位移，用以補償相對應的RC時間系數(shù)(如增加信號PG_CLK的周期，用以減緩調整的反應)。如上所述，C為內核101的總電容值，而R為耦接在電壓VDDO與VDDl之間的電源閘控裝置(如PMOS裝置、502、504、506、508及601)的阻抗值。在關閉或開啟電源閘控裝置時，將會改變RC時間系數(shù)。
[0197]預設時鐘選擇電路1205接收信號PGT〈15:0及RESUME，并在局部的電源閘控及恢復操作下，輸出預設時間數(shù)值DTIME〈19:0>。在局部的電源閘控及恢復操作下，預設時間數(shù)值用以對信號PG_CLK進行預設周期調整。在電源閘控下，亦會對時鐘周期進行調整，如對電壓VDDl的特定電平和/或控制字PG_CNTRL特定數(shù)值進行調整。數(shù)值DHME〈19:0>用以在恢復操作下，選擇信號PG_CLK，而并非使用一固定的恢復時鐘。另外，在電源閘控下(信號RESUME被無效化)，當信號HIERB被觸發(fā)至高電平時，則不需考慮數(shù)值DTME〈19:0>。
[0198]信號組PG_FU_RES_PER〈1:0>為一可編程2位數(shù)值(藉由保險絲或掃描方式編程)，其可在離開電源閘控操作，并在恢復操作下(當信號RESUME被觸發(fā))，調整信號PG_CLK的周期。一固定恢復時鐘選擇電路1207接收信號組PG_FU_RES_PER〈1:0>，用以產生一數(shù)值PGHMEB〈6:3>。當藉由保險絲…等等方式，將信號PG_FU_CONST_RES_CLK設定成高電平時，則選擇可編程固定恢復時鐘周期，并忽略正?；謴蜁r鐘。
[0199]時鐘周期選擇器1209接收數(shù)值FIVE、SIX、SEVEN、EIGHT、NINE及TEN以及數(shù)值PG_FU_HIERB、RESUME、HIERB、PG_FU_CNST_RES_CLK、DHME〈19:0> 以及 PGHMEB〈6: 0>，并產生數(shù)值PG_HME〈 19:0〉，用以選擇信號PG_CLK的周期。反相器1211反相信號RESUME，用以產生信號RESUMEB，并將信號RESUMEB提供給時鐘周期選擇器1209。
[0200]圖13為本發(fā)明的時鐘位移器1203的一可能實施例。時鐘位移器1203包括具有6個反相器的反相器組1301、具有2個反相器的反相器組1303、NOR門1305、1307、1309、1311、1319、1321、1323、1325、1327、1329 及 NAND 門 1313,1315 及 1317。具有 6 個反相器的反相器組1301反相信號組PG_FU_ENT〈10:5>的每一信號，用以產生相對應的反相數(shù)值ENB〈10:5>。具有2個反相器的反相器組1302反相數(shù)值ENB〈7: 6>，用以產生相對應的反相數(shù)值 ENBB〈7:6>。NOR 門 1305 接收位 PG〈15:13>。NOR 門 1307 接收位 PG〈12:10>。NOR 門1309 接收位 PG〈9:8>。NOR 門 1311 接收位 PG〈7:6>。
[0201]NOR門1305的輸出端耦接NAND門1313、1315及1317的輸入端。NOR門1307的輸出端耦接NAND門1313、1315及1317的輸入端。NOR門1309的輸出端耦接NAND門1315及1317的輸入端。NOR門1311的輸出端耦接NAND門1317的輸入端。NAND門1313、1315及1317分別輸出信號TENB、EIGHTB及SIXB。
[0202]NOR門1319接收信號ENBB〈6>及SIXB，并輸出信號SIX。NOR門1321接收信號ENB<8>及EIGHTB，并輸出信號EIGHT。NOR門1323接收信號ENB〈10>及TENB，并輸出信號TEN。NOR門1325接收信號ENB〈9>、TENB及PG〈9>,并輸出信號NINE。NOR門1327接收信號 ENBB〈7>、EIGHTB 及 PG〈7>，并輸出信號 SEVEN。NOR 門 13295 接收信號 ENB〈5>、SIXB 及PG〈5>，并輸出信號FIVE。
[0203]在本實施例中，根據(jù)信號組PG〈15: 6>的特定數(shù)值，可利用信號組PG_FU_ENT<10:5>調整信號PG_CLK的周期，其中信號組PG〈15:6>與控制字PG_CNTRL〈15: 6>的相對應位有關。時鐘周期選擇器1209根據(jù)數(shù)值FIVE~TEN，執(zhí)行所需的時鐘位移(用以增加時鐘周期)。位組PG_FU_ENT〈7:6>為事先預設，因此，即使后來可藉由熔斷相對應的保險絲或設定掃描方式清除位PG_FU_ENT〈7: 6>，但在預設條件下，數(shù)值SIX及SEVEN將被觸發(fā)，用以進行位移。
[0204]圖14為本發(fā)明的預設時鐘選擇電路1205的一可能實施例。預設時鐘選擇電路1205包括一解碼器1420及一多工器1413，其中符號“X20”表示20個并聯(lián)的多工器。對于解碼器1420而言，NOR門1401接收數(shù)值PGT的高位部分PGT〈15:13>。NOR門1403接收數(shù)值PGT的下一高位部分PGT〈12:10>。NOR門1405接收數(shù)值PGT的低位部分PGT〈5: 3>。NOR門1407接收數(shù)值PGT的下一低位部分PGT〈2:0>。NAND門1409的輸入端耦接NOR門1401及1403的輸出端。NAND門1411的輸入端耦接NOR門1405及1407的輸出端。NAND門1409提供信號PGTHI。NA ND門1411提供信號PGTL0。
[0205]多工器1413的輸入端0接收第一數(shù)值〈*4>￥550:?61'〈15:0>，其輸入端I接收第二數(shù)值〈*14>VSS0:PGTL0:PGT〈6>:PGT〈7>:PGT〈8>:PGT〈9>:PGHI。多工器 1413 的選擇輸入端S接收信號RESUME，其輸出端提供數(shù)值DHME〈19:0>。第一數(shù)值共有20個位，其中16個位即為PGT〈15:0>的16位，并在最左側加入4個邏輯O (VSSO)。第二數(shù)值也有20個位，14個高位為邏輯 0(￥550)，接下來是？6110、PGT〈6>、PGT〈7>、PGT〈8>、PGT〈9>、PGHI。當信號RESUME為低電平時(如在電源閘控操作下)，將第一數(shù)值作為數(shù)值DHME〈19:0>。當信號RESUME為高電平時，將第二數(shù)值作為數(shù)值DHME〈19:0>。
[0206]圖15為本發(fā)明的固定恢復時鐘選擇電路1207的一可能實施例。反相器對1501接收位組PG_FU_RES_PER〈1: 0>，并提供相對應的反相數(shù)值RPERB〈1: 0>。反相器對1503接收反相數(shù)值RPERB〈1:0>，并輸出相對應的非反相數(shù)值RPER〈1:0>。NAND門1505接收位RPERB〈0>及 RPERB〈1>，并輸出位 PGHMEB〈5>。NAND 門 1507 接收位 RPERB〈0> 及 RPER〈1>，并輸出位PGHMEB〈3>。NAND 門 1509 接收位 RPER〈0> 及 RPERB〈1>，并輸出位 PGHMEB〈4>。NAND 門1511接收位RPER〈0>及RPER〈1>，并輸出位PGHMEB〈6>。時鐘周期選擇器1209提供數(shù)值PGTIMEB<6: 3>。當信號PG_FU_CONST_RES_CLK被觸發(fā)時，時鐘周期選擇器1209根據(jù)PG_FU_RES_PER< 1: 0>選擇固定周期的PG_CLK。
[0207]如圖15所示，當位PG_FU_RES_PER〈1: 0>為1b時，位PGHMEB〈3>被觸發(fā)。當位PG_FU_RES_PER<1:0> 為 Olb 時，位 PGHMEB〈4> 被觸發(fā)。當位 PG_FU_RES_PER〈1:0> 為 OOb時，位 PGHMEB〈5> 被觸發(fā)。當位 PG_FU_RES_PER〈1:0> 為 Ilb 時，位 PGHMEB〈6> 被觸發(fā)。因此，在恢復操作中，信號PG_CLK的固定周期根據(jù)一簡單的解碼功能。
[0208]圖16A及圖16B為本發(fā)明的時鐘周期選擇器1209的一可能實施例。如圖所示，時鐘周期選擇器1209包括許多具有2輸入端的多工器，如1601、1603、1605、1607、1609、1611、1613、1615及1617。每一多工器具有符號“X20”,其表不每一多工器的具有20個輸入端，用以接收具有20個位的時間數(shù)值PG_TIME〈19:0>。多工器1601在輸出信號時，并不會對信號進行反相處理，而其它多工器1603?1617在輸出信號前,將對信號進行反相處理。時鐘周期選擇器1209還包括許多具有2輸入端的AND門，如1602、1604、1606、1608、1610、1612、1614及1616。多工器1601的選擇輸入端S接收信號PG_FU_HIERB。AND門1602的輸入端接收信號HIERB及RESUMEB，其輸出端耦接多工器1603的選擇輸入端S。AND門1604的輸入端接收數(shù)值TEN及信號RESUMEB，其輸出端耦接多工器1605的選擇輸入端S。AND門1606的輸入端接收數(shù)值NINE及信號RESUMEB，其輸出端耦接多工器1607的選擇輸入端S。AND門1608的輸入端接收數(shù)值EIGHT及信號RESUMEB，其輸出端耦接多工器1609的選擇輸入端S。AND門1610的輸入端接收數(shù)值SEVEN及信號RESUMEB，其輸出端耦接多工器1611的選擇輸入端S。AND門1612的輸入端接收數(shù)值SIX及信號RESUMEB，其輸出端耦接多工器1613的選擇輸入端S。AND門1614的輸入端接收數(shù)值FIVE及信號RESUMEB，其輸出端耦接多工器1615的選擇輸入端S。AND門1616的輸入端接收信號RESUME及PG_FU_C0NST_RES_CLK，其輸出端耦接多工器1617的選擇輸入端S。
[0209]多工器1601的輸入端O接收一數(shù)值<*2>VSS0:PGT〈15:0>:〈*2>VSS0，其輸入端I接收一數(shù)值<*3>VSS0:PGT〈15:0>:VSS0，其輸出端耦接下一多工器1603的輸入端I。多工器1603的輸入端O接收數(shù)值DHME〈19:0>，其反相輸出端提供一數(shù)值PG2T〈19:0>。多工器1605的輸入端O接收數(shù)值PG2T〈19:0>，其輸入端I接收數(shù)值PG2T〈18:0>:VDD0，其反相輸出端提供一數(shù)值PG3T〈19:0>。多工器1607的輸入端O接收數(shù)值PG3IX19:0>，其輸入端I接收數(shù)值PG3T〈18:0>:VSS0，其反相輸出端提供一數(shù)值PG4T〈19:0>。多工器1609的輸入端0接收數(shù)值？641'〈19:0>，其輸入端I接收數(shù)值PG4T〈18:0>:VDD0，其反相輸出端提供一數(shù)值PG5T〈19:0>。多工器1611的輸入端O接收數(shù)值PG5T〈19:0>，其輸入端I接收數(shù)值PG5T〈18:0>:VSS0，其反相輸出端提供一數(shù)值PG6T〈19:0>。多工器1613的輸入端O接收數(shù)值PG6T〈19:0>，其輸入端I接收數(shù)值PG6T〈18:0>:VDD0，其反相輸出端提供一數(shù)值PG7T〈19:0>。多工器1615的輸入端O接收數(shù)值PG7T〈19:0>，其輸入端I接收數(shù)值PG7T〈18:0>:VSS0，其反相輸出端提供一數(shù)值PG8T〈19:0>。多工器1617的輸入端O接收數(shù)值PG8IX19: 0>，其輸入端I接收數(shù)值<*13>VDD0:PGTIMEB<6: 3>: <*3>VDD0，其反相輸出端提供一數(shù)值 PG_HME〈19: 0>。
[0210]由于部分的多工器具有反相輸出端，故利用VSSO及VDD0，用以在位移后加入邏輯O或I。舉例而言，在多工器堆迭中，在對偶數(shù)的數(shù)值PG2T、PG4T及PG6T進行位移后，加入VDDO,即邏輯I，在對奇數(shù)的數(shù)值PG3T、PG5T及PG7T進行位移后，加入VSSO，即邏輯O。在其它實施例中，如果多工器并未具有反相輸出端時，則需調整位移后所加入的數(shù)值。
[0211]以下將說明圖7B的時間解碼器712的動作原理。在正常操作下，當未進行電源閘控時，信號RESUME為低電平。簡單來說，首先假設位PG_FU_ENT〈10:5>被編程，因此，信號FIVE?TEN被觸發(fā)至低電平(包括信號SIX及SEVEN)，并且多工器1605?1617選擇輸入端O所接收到的信號。信號HIERB被觸發(fā)至低電平，因此，多工器1603選擇預設數(shù)值DHME〈19:0>，經(jīng)過多工器堆迭的處理，產生數(shù)值PG_HME〈19:0>。多工器1413選擇數(shù)值<*4>:VSS0:PGT〈15:0>，作為PG_HME〈19: O〉的初始值或預設值。如上所述，在起始時鐘周期中，控制字PG_CNTRL〈15:0>的低位(除了 MSB以外的位)被初始成1111000000000000b，并被反相成PG〈15:0>，其值為 0000111111111111b，故PGT 的值為 0000000000010000b。PGT的初始值所對應的PG_CLK的初始周期約為80ns (時鐘周期的乘法器20的架構將第一組3位設定成任何值)?？闪私獾氖?，在不同的架構中，時鐘值可為任意值，并且可選擇任何不同的時鐘周期作為初始值。
[0212]在持續(xù)電源閘控時，控制字PG_CNTRL〈16: 0>被減小時，造成相對應的PG〈15: 0>也隨之減小。當PG〈15:0>的第11個位變成O時，將原本的PG〈15:0>的第10個位設定成1，故PG〈15: 0>變成0000000000100000b。由于PGT〈15: 0>整合在〈19: 0>之中，用以在電源閘控時，調整卩6_11]\^〈19:0>，因此，011]\^〈19:0>及？6_11]\^〈19:0>均會被調整。由于選擇下一較大的周期，因此數(shù)值PGT〈15:0>增加至PG_CLK的兩倍周期時。因而造成PG_CLK的周期變成兩倍，故PG〈15:0>的每一下位變成邏輯O。當PG_CLK的周期增加時，控制字的調整速度變慢(因具有較低的頻率)。
[0213]如上所述，為了調整PG_CLK的周期，可定義任意數(shù)量(O或更多)的臨界電壓(如PG_VREF<1:N>)。如圖所示，PG_REF〈1>所表示的臨界電壓還不夠接近臨界電壓PG_VREF〈2>所表示的最終電壓電平。在進行電源閘控時，若已達較大的臨界電壓時，HIER會變成低電平，而HIERB變成高電平。因此，多工器1603選擇輸入端I的信號，即多工器1601的輸出信號。若PG_FU_HIERB為低電平(預設值)，數(shù)值<*2>VSS0: PGT<15:0>: <*2>VSS0會被提供給多工器1603，而不是數(shù)值DHME〈19:0>。這個新數(shù)值表示PG_HME〈19:0>的PGT〈15:0>的數(shù)值需進行兩次的左移，也就是把PG_CLK的周期乘上系數(shù)4。在持續(xù)電源閘控時，除了正常的單一位移外，還需要此額外的兩次位移。
[0214]如果PG_FU_HIERB被觸發(fā)成高電平時，當HIERB變成高電平時，多工器1601選擇系數(shù)〈*3>￥550:?61'〈15:0>:￥550，用以表示一額外的單一左移，其將？6_0^的周期乘上系數(shù)2，而不是系數(shù)4。因此，數(shù)值PG_FU_HIERB允許稍稍增加電源閘控的周期。
[0215]直到達到最終電平，否則在局部的電壓閘控中，為了調整PG_CLK，可只使用單一臨界電壓值，但在其它實施例中，可使用其它數(shù)量的臨界電壓PG_VREF〈 1: N〉，用以根據(jù)相對應的比較信號CMP3~CMPN所定義出的臨界電壓，進行任何可編程數(shù)量的時鐘調整。在考慮到額外臨界電壓以及相對應的時鐘周期調整時，可更改圖16A及圖16B的多工器結構。
[0216]時鐘位移器1203根據(jù)位PG〈15:6>的數(shù)值以及位PG_FU_ENT〈10: 5>的設定數(shù)值，額外調整PG_CLK的周期。位PG_FU_ENT〈10: 5>的數(shù)值用以觸發(fā)數(shù)值FIVE~TEN中的至少一個，每一數(shù)值使PG數(shù)值進 行相對應的位移，用以調整信號PG_CLK的周期。在每一實施例中，當位PG〈15:0>的數(shù)值到達一相對應數(shù)值時，可根據(jù)時間數(shù)值對位PG〈15:0>的數(shù)值進行位移，用以將PG_CLK的周期乘上兩個系數(shù)。舉例而言，在電源閘控下，并且信號RESUMEB也被觸發(fā)成高電平時，數(shù)值TEN被觸發(fā)成高電平，故多工器1605選擇數(shù)值PG2T〈18:0>:VDD0，而不是數(shù)值PG2T〈19:0>。將數(shù)值PG2T〈19:0>往左移，并在數(shù)值PG2T〈19:0>的最右側補上邏輯 I (VDDO)，用以構成數(shù)值 PG2T〈18:0>:VDD0。其它數(shù)值 NINE、EIGHT、SEVEN、SIX 及 FIVE的操作原理也相同，都是在相對應的數(shù)值被觸發(fā)后，將時鐘周期乘上兩系數(shù)。如上所述，如果有需要的話，可事先致能數(shù)值SIX及SEVEN。在本實施例中，在電源閘控時，根據(jù)控制字PG_CNTRL的相對應數(shù)值，位PG_FU_ENT〈15: 0>致能數(shù)值FIVE?TEN中的至少一個，用以調整信號PG_CLK的周期(并且因而增加周期)。
[0217]如圖9A及圖9B所示，在電源閘控操作下，當信號HIGHB被觸發(fā)至高電平時，表示已達保留數(shù)據(jù)或狀態(tài)的電壓電平，因此，在加總數(shù)值及差異數(shù)值之間動作，使得電壓VDDl維持在保留電壓電平。針對相對應的PG數(shù)值的微小變動，控制字PG_CNTRL也只會微小變動。信號PG_CLK的周期維持不變或是維持在兩數(shù)值之間。
[0218]當信號PGATEl被無效化時，信號RESUME會被觸發(fā)，用以開始恢復操作。在恢復操作下，可了解的是，從全電源閘控下回復的時間長短是可被決定的，并且在局部的電源閘控下，從狀態(tài)保留電平回復的較差情況(即較長的回復時間)也可被決定。當恢復操作被初始化時，在恢復操作下，實際上的恢復時間取決于編程數(shù)值以及控制字的特定數(shù)值。若PG_FU_CONST_RES_CLK也被觸發(fā)至高電平時，當信號RESUME被觸發(fā)時，多工器1617選擇數(shù)值 <*13>VDD0: PGTIMEB<6: 3>: <*3>VDD0,根據(jù) PG_FU_RES_PER〈1: 0> 的數(shù)值編程PGHMEB〈6:3>。從數(shù)值PGHMEB〈16:3>的左側插入13個邏輯1，并在右側插入3個邏輯I。如上所述，請參考圖15，根據(jù)PG_FU_RES_PER〈1:0>的數(shù)值，位PGHMEB〈16: 3>只有I個位被觸發(fā)成邏輯0，用以令PG_CLK的周期等于一相對應固定周期?？闪私獾氖?，多工器1617反相該數(shù)值，使得相對應的邏輯I選擇相對應的時鐘周期。
[0219]如果PG_FU_CONST_RES_CLK的初始值為邏輯O時，多工器堆迭的輸出將會被選擇。由于信號RESUMEB為低電平,故每一多工器1603?1615的輸入端O的信號會被選擇,使得數(shù)值DHME〈19:0>成為PG_HME〈19:0>。如圖14所示，由于信號RESUME為高電平，因此，在恢復操作下，選擇數(shù)值〈*14>VSS0:PGTL0:PGT〈6>:PGT〈7>:PGT〈8>:PGT〈9>，PGTHI 為預設時間數(shù)值DHME。在本實施例中，解碼器1420將低位PGT〈5:0>轉換成單一位PGTL0，以及將高位PGT〈15:10>轉換成單一位PGTHI。在另一實施例中，數(shù)值PGTHI及PGTLO連同剩余位PGT〈9: 6>被插入時間數(shù)值。只要位PGT〈5: 0>的I位被觸發(fā)時，數(shù)值PGTLO為高電平，并且只有在位PGT〈15:10>的I位被觸發(fā)時，數(shù)值PGTHI為高電平。因此，當數(shù)值PGT〈6>、PGT〈7>、PGT〈8>、PGT〈9>及PGTHI被觸發(fā)成高電平時，便可選擇一周期給PG_CLK。
[0220]在恢復操作中，由于在時間數(shù)值里的PGT的數(shù)值會被反相，因此，一開始信號PG_CLK的周期為一相當小的數(shù)值，用以快速地進行頻率調整。在恢復操作下，2輸入-多工器915選擇一加總調整數(shù)值，因此，控制字開始逐漸增加。此時，信號PG_CLK的周期逐漸增力口，用以控制電壓VDDl的上升時間。然而，PGT的高位被合并成單一位的數(shù)值PGTHI，因此，信號PG_CLK會長時間維持在較短的周期中，用以快速地增加電壓VDDl。當電壓VDDl到達操作電壓電平時，信號PG_CLK的頻率會隨著控制字的增加而減少。在另一實施例中，在快復操作中，當電壓VDDl的上升時間在一適當?shù)姆秶鷥葧r，控制字可能會大幅地增加，用以減小信號PG_CLK的周期。一旦控制字PG_CNTRL〈16:0>到達了一特定電平時，例如位PG_CNTRL〈13>或PG_CNTRL〈14>取決于PG_FU_RESUME_STOP的設定，最高有效位PG16會被觸發(fā)，并且控制字PG_CNTRL〈16:0>會回到初始值，并且停止信號PG_CLK的動作。
[0221]可以了解的是，在另一實施例中，電壓VDDl從數(shù)據(jù)保留電平增加至正常操作電平的時間可能比電壓VDDl從正常操作電平減少至數(shù)據(jù)保留電平的時間還快。然而，需控制電壓VDDl的增加，用以確保電壓VDDO不會明顯地受到影響，進而影響微處理器100的其它內核(或電路)的供給電壓。另外，可根據(jù)特定結構可編程地調整電壓VDDl增加的電壓。[0222]當PG_CKILL_C0RE1被觸發(fā)，用以開始全電源閘控操作時，圖11的反相器1111將信號KILL觸發(fā)至高電平，使得OR門組1123將控制字PG_CNTRL〈16: 0>的每一位上拉至高電平(因此，控制字PG_CNTRL〈16:0>的每一位被無效化或是不被觸發(fā))。因此，PMOS晶體管502、504、506、508及601均不導通，用以隔離電壓VDDl與VDDO，并將電壓VDDl下拉至地或是 VSSO0 PG〈15:0> 被初始化成 0000000001111111b (通過邏輯門 1115 及 1117)，因此，PG_CLK的周期為一起始選擇調期。當PG_KILL_C0RE1被無效化時，藉由初始化PG及PGT數(shù)值，便可觸發(fā)RESUME。當PG被初始化時，便可在恢復操作下，初始化控制字PG_CNTRL〈16:0>。如果在恢復操作下，沒有選擇一固定的時鐘周期時，當數(shù)值PGT被初始化時，可將PG_CLK的頻率設定在一高時鐘頻率，用以快速恢復操作。在本實施例中，在恢復操作時，恢復時鐘的周期根據(jù)架構，完全地被編程。雖然全電源閘控可快速地被致能，但必須控制閘控供給電壓回到正常操作電平的增加量，以避免影響周圍的內核及電路。
[0223]PG_CLK的周期根據(jù)許多系數(shù)而被編程，用以在電源閘控或是恢復操作下，控制電壓VDDl的電平變化。一系數(shù)就是控制字本身。舉例而言，數(shù)值PGT及PG_TME〈19:0>根據(jù)位PGT的變化而改變。藉由保險絲或掃描方式…等等，編程額外的時間位移。另一用以控制周期的系數(shù)為電壓VDDl的電平，如上所述，藉由觸發(fā)HIER，用以表示較高的臨界電壓(如切換多工器1601的輸入信號)。利用不同的實現(xiàn)方式或架構，對電壓VDDl的臨界電壓進行額外的調整。
[0224]時鐘控制器706產生信號PG_CLK。在本實施例中，時鐘控制器706產生多個時鐘信號，并且時間解碼器712產生時間數(shù)值PG_HME〈19:0>，用以選擇一時鐘信號。在另一實施例中，時鐘控制器706可能由一可編程時鐘產生器所實現(xiàn)，而時間數(shù)值可用以編程時鐘信號的周期。在其它實施例中，可利用時間器或計數(shù)器…等等實現(xiàn)時鐘控制器706。
[0225]在電源閘控或恢復操作下，藉由許多系數(shù)編程控制字的調整，用以控制電壓VDDI的調整幅度。一系數(shù) 就是控制字本身，藉由一可選擇量，位移控制字，便可控制調整增益。
[0226]上述實施例已呈現(xiàn)根據(jù)可編程的臨界電壓，調整PG_CLK。也可以利用可編程的臨界電壓進行增益的調整。如圖17所示，根據(jù)一臨界電壓(如比較信號CMP3)進行額外的增益調整。如第17所示，多工器903的輸入端耦接多工器1701及1703的輸出端。如上所述，多工器903、1701及1703為16位的結構，各自具有16個多工器。多工器903根據(jù)編程數(shù)值PG_FU_SUB_GN選擇多工器1701或1703的輸出信號。多工器1701根據(jù)比較信號CMP3，選擇位移數(shù)值SHIFTVAL1或SHIFTVAL2。多工器1703根據(jù)比較信號CMP3，選擇位移數(shù)值SHIFTVAL3或SHIFTVAL4。每一位移數(shù)值均具有16位，并在電源閘控下，表示控制字的不同的位移結構，其相對于不同的增益值。在本實施例中，可額外新增多工器，用以根據(jù)任意數(shù)量的臨界電壓，利用加總數(shù)值和/或差異數(shù)值進行增益調整。
[0227]具有數(shù)據(jù)恢復功能的數(shù)字電源閘控的系統(tǒng)及方法為全可編程，用以根據(jù)電流裝置的觸發(fā)狀況，數(shù)字化地控制一閘控電壓，如一本地供給電壓，電流裝置可為PMOS、NMOS晶體管…等等，其耦接于兩電壓之間，其中一電壓為一整合供給電壓。一微處理器具有不同程度的電源閘控，故可靜態(tài)地或動態(tài)地調整特定的最終電壓電平。此外，可改變電路或內核…等等的特定結構，如整合ECC存儲器…等等。因此，決定最終電平的參考電壓可能被調整或是選擇一不同的參考電壓。實際上的最終電壓電平可能是取決于特定結構及操作模式。具有數(shù)據(jù)恢復功能的數(shù)字電源閘控的系統(tǒng)及方法完整地可編程產生任何適合的電壓電平。[0228]控制字PG_CNTRL的二進制數(shù)值取決于許多參數(shù)，如處理器、溫度以及最終電壓電平。實際上的電壓會被測量，并在一控制回路中，連續(xù)性或周期性地加入或減去一調整數(shù)值，用以調整電壓。具有數(shù)據(jù)恢復功能的數(shù)字電源閘控的系統(tǒng)及方法相似于一模擬電壓調節(jié)器，不同之處在于上述的系統(tǒng)及方法系數(shù)字化地控制，并應用在二進制分散的裝置中，根據(jù)最終電壓電平控制二進制裝置。
[0229]雖然本發(fā)明已以優(yōu)選實施例公開如上，然其并非用以限定本發(fā)明，本領域技術人員在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視后附的權利要求書所界定者為準。
【權利要求】
1.一種集成電路，包括: 整合供給總線； 閘控供給總線； 功能電路，具有電壓供給輸入端，該電壓供給輸入端耦接該閘控供給總線；以及 數(shù)字電源閘系統(tǒng)，具有整合電壓位移功能，并包括: 多個閘控裝置，每一閘控裝置具有電流端對以及控制端，該電流端對耦接于該整合供給總線與該閘控供給總線之間； 電源閘控系統(tǒng)，控制一數(shù)字控制數(shù)值，其中該數(shù)字控制數(shù)值具有多個位，該數(shù)字控制數(shù)值的每一位控制所述閘控裝置的至少一控制端，用以控制所述閘控裝置的一部分，其中該電源閘控系統(tǒng)藉由連續(xù)性地調整該數(shù)字控制數(shù)值，執(zhí)行電源閘控，用以將該閘控供給總線的電壓調降至狀態(tài)保留電壓電平，在維持該功能電路的數(shù)字狀態(tài)下，降低漏電流；以及 整合控制調整器，根據(jù)該整合供給總線的電壓的改變量，對該數(shù)字控制數(shù)值進行整合調整，用以在該電源閘控下，增加該閘控供給總線的電壓，以預防該閘控供給總線的電壓低于該狀態(tài)保留電壓電平。
2.如權利要求1所述的集成電路，其中該整合控制調整器包括選擇邏輯，該選擇邏輯根據(jù)整合電壓改變信號選擇該數(shù)字控制數(shù)值的位移結果。
3.如權利要求2所 述的集成電路，其中該電源閘控系統(tǒng)根據(jù)該數(shù)字控制數(shù)值的該位移結果更新該數(shù)字控制數(shù)值，并在該整合調整后，重新開始該電源閘控。
4.如權利要求1所述的集成電路，其中該整合控制調整器包括選擇邏輯，該選擇邏輯根據(jù)多個整合電壓改變信號中的一個，選擇該數(shù)字控制數(shù)值的多個位移結果中的一個。
5.如權利要求4所述的集成電路，還包括: 電源控制器，檢測該整合供給總線的電壓的位移狀態(tài)，并觸發(fā)所述整合電壓改變信號中的一個。
6.如權利要求1所述的集成電路，其中該整合控制調整器根據(jù)多個整合電壓改變信號中一被觸發(fā)的信號，執(zhí)行該數(shù)字控制數(shù)值的多個整合調整中的一個。
7.如權利要求6所述的集成電路，其中所述整合電壓改變信號的每一個對應該閘控供給總線的多個不同電壓位移量中的一個。
8.如權利要求1所述的集成電路，還包括: 加法器，加總該數(shù)字控制數(shù)值與該數(shù)字控制數(shù)值的位移結果，其中該位移結果為該數(shù)字控制數(shù)值的一半，并且其中該加法器輸出第二數(shù)字控制數(shù)值，該第二數(shù)字控制數(shù)值為該數(shù)字控制數(shù)值的1.5倍；以及 其中該整合控制調整器包括選擇邏輯，用以根據(jù)第一整合電壓改變信號的觸發(fā)狀態(tài)，選擇該第二數(shù)字控制數(shù)值。
9.如權利要求8所述的集成電路，其中該選擇邏輯根據(jù)第二整合電壓改變信號的觸發(fā)狀態(tài)，選擇第三數(shù)字控制數(shù)值，并且其中該第三數(shù)字控制數(shù)值包括該第二數(shù)字控制數(shù)值的位移結果，該第二數(shù)字控制數(shù)值的該位移結果為該第二數(shù)字控制數(shù)值的兩倍。
10.如權利要求1所述的集成電路，其中該整合控制調整器包括一轉換邏輯，根據(jù)多個整合電壓改變信號中的一個，將該數(shù)字控制數(shù)值乘上多個乘數(shù)中的一個。
11.如權利要求1所述的集成電路，其中該電源閘控系統(tǒng)根據(jù)該數(shù)字控制數(shù)值的該整合調整，暫時地中止該電源閘控，直到該閘控供給總線的電壓穩(wěn)定。
12.—種位移方法，用以在電源閘控下，位移供給電壓，并包括: 控制多個電流裝置，所述電流裝置耦接于非閘控供給總線與閘控供給總線之間； 觸發(fā)數(shù)字控制數(shù)值，用以導通所述電流裝置的一部分，用以在全電流模式下，將該閘控供給總線的電壓箝制在該非閘控供給總線的電壓； 根據(jù)閘控信號，并藉由周期地調整該數(shù)字控制數(shù)值，用以執(zhí)行電源閘控，直到該閘控供給總線的電壓達一狀態(tài)保留電壓電平，在保留功能方塊的數(shù)字狀態(tài)下，降低漏電流；以及在執(zhí)行該電源閘控時，執(zhí)行該數(shù)字控制數(shù)值的一整合調整，用以根據(jù)該非閘控供給總線的電壓改變量，增加該閘控供給總線的電壓，以避免該閘控供給總線的電壓小于該狀態(tài)保留電壓電平。
13.如權利要求12所述的位移方法，還包括: 接收整合電壓改變信號；以及 其中執(zhí)行該整合調整的步驟包括:根據(jù)該整合電壓改變信號，選擇該數(shù)字控制數(shù)值的位移結果。
14.如權利要求13所述的位移方法，還包括:根據(jù)該數(shù)字控制數(shù)值的該位移結果，更新該數(shù)字控制數(shù)值，并在該閘控供給總線的電壓增加時，重新開始電源閘控。
15.如權利要求12所述的位移方法，還包括: 檢測多個整合電壓改變信號的至少一個的狀態(tài)狀況；以及 其中執(zhí)行該整合調整的步驟包括:選擇該數(shù)字控制數(shù)值的多個位移結果中的一個，該被選擇的位移結果對應所述整合電壓改變信號中的被觸發(fā)的信號，用以取代該數(shù)字控制數(shù)值。
16.如權利要求12所述的位移方法，其中執(zhí)行該數(shù)字控制數(shù)值的該整合調整的步驟包括:根據(jù)多個整合電壓改變信號的相對應信號的觸發(fā)狀況，執(zhí)行該數(shù)字控制數(shù)值的多個整合調整中的一個。
17.如權利要求12所述的位移方法，還包括: 加總該數(shù)字控制數(shù)值與該數(shù)字控制數(shù)值的位移結果，其中該位移結果為該數(shù)字控制數(shù)值的一半，并提供第二數(shù)字控制數(shù)值，該第二數(shù)字控制數(shù)值為該數(shù)字控制數(shù)值的1.5倍；以及 其中執(zhí)行該整合調整步驟包括:根據(jù)第一整合電壓改變信號，選擇該第二數(shù)字控制數(shù)值，以取代該數(shù)字控制數(shù)值。
18.如權利要求17所述的位移方法，其中執(zhí)行該整合調整步驟還包括:根據(jù)一第二整合電壓改變信號的觸發(fā)狀況，選擇一第三數(shù)字控制數(shù)值，用以取代該數(shù)字控制數(shù)值，其中該第三數(shù)字控制數(shù)值包括該第二數(shù)字控制數(shù)值的一位移結果，該第三數(shù)字控制數(shù)值為該第二數(shù)字控制數(shù)值的兩倍。
19.如權利要求12所述的位移方法，其中執(zhí)行該數(shù)字控制數(shù)值的該整合調整步驟包括:根據(jù)多個整合電壓改變信號的相對應信號的觸發(fā)狀況，將該數(shù)字控制數(shù)值乘上一選擇系數(shù)。
20.如權利要求19所述的位移方法，其中將該數(shù)字控制數(shù)值乘上該選擇系數(shù)的步驟包括:根據(jù)第一整合電壓改變信號的觸發(fā)狀態(tài)，將該數(shù)字控制數(shù)值乘上1.5 ； 根據(jù)第二整合電壓改變信號的觸發(fā)狀態(tài)，將該數(shù)字控制數(shù)值乘上2 ； 根據(jù)第三整合電壓改變信號的觸發(fā)狀態(tài)，將該數(shù)字控制數(shù)值乘上3 ;以及 根據(jù)第四整合電壓改變信號的觸發(fā)狀態(tài)，將該數(shù)字控制數(shù)值乘上4。
21.如權利要求12所述的位移方法，還包括:根據(jù)該數(shù)字控制數(shù)值的整合調整的執(zhí)行，暫時中止執(zhí)行電源閘控，直到該閘控供給總線的電壓穩(wěn)定。
【文檔編號】H02J13/00GK104037940SQ201410246615
【公開日】2014年9月10日 申請日期:2014年6月5日 優(yōu)先權日:2013年6月5日
【發(fā)明者】詹姆斯.R.隆柏格 申請人:威盛電子股份有限公司