一種半導(dǎo)體電路的制作方法
【專利摘要】本發(fā)明公開了一種半導(dǎo)體電路，包括一控制電路、一輸出級電路和一保護(hù)電路。其中，該輸出級電路具有一輸出端點(diǎn)并電性連接至該控制電路，該輸出級電路包括一第一橫向擴(kuò)散MOS晶體管(LDMOS)及一第二LDMOS；該保護(hù)電路包括一第一雙載子接面晶體管(BJT)、一第一肖特基二極管以及一第二肖特基二極管。第一肖特基勢壘覆蓋于第一基區(qū)的一部分與第一摻雜區(qū)的一部分。第二肖特基勢壘覆蓋于第二基區(qū)的一部分與第二摻雜區(qū)的一部分。
【專利說明】一種半導(dǎo)體電路
[0001]本申請是分案申請，母案的申請?zhí)?201110132612.2，申請日:2011年5月17日，名稱:內(nèi)嵌肖特基二極管的雙載子接面晶體管半導(dǎo)體結(jié)構(gòu)。

【技術(shù)領(lǐng)域】
[0002]本發(fā)明是有關(guān)于一種半導(dǎo)體結(jié)構(gòu)及半導(dǎo)體電路。

【背景技術(shù)】
[0003]現(xiàn)今的智能型功率應(yīng)用廣泛采用BICM0S-DM0S(B⑶)工藝。由于橫向擴(kuò)散MOS晶體管(Lateral Diffus1n MOS, LDM0S)具有低導(dǎo)通電阻的特性，智能型功率集成電路通常使用LDMOS進(jìn)行切換。由于低導(dǎo)通電阻的特性，故LDMOS裝置在進(jìn)行靜電放電時(shí)的靜電放電電流主要會發(fā)生在表面中或是漏極邊緣。如此一來，LDMOS裝置的表面接面區(qū)會因大電流及高電場而受到破壞。通常LDMOS裝置的靜電放電防護(hù)效能是視其總寬度及表面或是橫向規(guī)則而定。然而，基于低導(dǎo)通電阻的電性需求，不能增加表面或橫向規(guī)則來提高靜電放電防護(hù)效能。是故，如何設(shè)計(jì)出具較佳效能的靜電放電防護(hù)結(jié)構(gòu)是當(dāng)前主要課題之一。


【發(fā)明內(nèi)容】

[0004]本發(fā)明是有關(guān)于一種半導(dǎo)體結(jié)構(gòu)及半導(dǎo)體電路，用以在BICMOS-DMOS(Bra)工藝中將肖特基二極管內(nèi)嵌于靜電放電(ESD)雙載子接面晶體管(BJT)裝置，以保護(hù)橫向擴(kuò)散MOS 晶體管(LDMOS)。
[0005]根據(jù)本發(fā)明的第一方面，提出一種半導(dǎo)體結(jié)構(gòu)，包括一第一講、一第二講、一第三阱、一第一摻雜區(qū)、一第二摻雜區(qū)、一第三摻雜區(qū)、一第四摻雜區(qū)、一第五摻雜區(qū)、一第一基區(qū)、一第二基區(qū)、一第一肖特基勢壘以及一第二肖特基勢壘。第二阱跟第一阱隔開。第三阱形成于第一阱與第二阱之間。第一摻雜區(qū)形成于第三阱的一表面中。第二摻雜區(qū)形成于第三阱的表面中。第三摻雜區(qū)形成于第一摻雜區(qū)與第二摻雜區(qū)之間并跟第一摻雜區(qū)與第二摻雜區(qū)隔開，第三摻雜區(qū)電性連接至第一摻雜區(qū)與第二摻雜區(qū)。第四摻雜區(qū)形成于第一阱的一表面中。第五摻雜區(qū)形成于第二阱的一表面中并電性連接至第四摻雜區(qū)。第一基區(qū)形成于第一阱的表面中并跟第四摻雜區(qū)隔開。第二基區(qū)形成于第二阱的表面中并跟第五摻雜區(qū)隔開。第一肖特基勢壘形成并覆蓋于第一基區(qū)的一部分與第一摻雜區(qū)的一部分。第二肖特基勢壘形成并覆蓋于第二基區(qū)的一部分與第二摻雜區(qū)的一部分。其中，第一阱、第二阱、第三摻雜區(qū)、第四摻雜區(qū)及第五摻雜區(qū)具有一第一導(dǎo)電型，第三阱、第一摻雜區(qū)、第二摻雜區(qū)、第一基區(qū)及第二基區(qū)具有一第二導(dǎo)電型，第二導(dǎo)電型相反于第一導(dǎo)電型。
[0006]根據(jù)本發(fā)明的第二方面，提出一種半導(dǎo)體電路，包括一控制電路、一輸出級電路以及一保護(hù)電路。輸出級電路具有一輸出端點(diǎn)并電性連接至控制電路。輸出級電路包括一第一橫向擴(kuò)散MOS晶體管(LDMOS)及一第二 LDM0S。第一 LDMOS的一第一端接收一工作電壓,第一 LDMOS的一第二端稱接至輸出端點(diǎn),第一 LDMOS的一控制端受控于控制電路。第二LDMOS的一第一端耦接至輸出端點(diǎn)，第二 LDMOS的一第二端接收一地電壓，第二 LDMOS的一控制端受控于控制電路。保護(hù)電路包括一第一雙載子接面晶體管(BJT)、一第二 BJT、一第一肖特基二極管及一第二肖特基二極管。第一 BJT的一基極與一射極耦接至輸出端點(diǎn)，第一 BJT的一集極接收工作電壓。第二 BJT的一集極耦接至輸出端點(diǎn)，第二 BJT的一基極與一射極接收地電壓。第一肖特基二極管的一陽極耦接至第一 BJT的射極，第一肖特基二極管的一陰極耦接至第一 BJT的集極。第二肖特基二極管的一陽極耦接至第二 BJT的射極，第二肖特基二極管的一陰極耦接至第二 BJT的集極。
[0007]根據(jù)本發(fā)明的第三方面，提出一種半導(dǎo)體電路，包括一控制電路、一輸出級電路以及一保護(hù)電路。輸出級電路具有一輸出端點(diǎn)并電性連接至控制電路。輸出級電路包括一第一雙重?cái)U(kuò)散MOS晶體管(DMOS)及一第二 DM0S。第一 DMOS的一第一端接收一工作電壓，第一 DMOS的一第二端耦接至輸出端點(diǎn)，第一 DMOS的一控制端受控于控制電路。第二 DMOS的一第一端稱接至輸出端點(diǎn)，第二 DMOS的一第二端接收一地電壓,第二 DMOS的一控制端受控于控制電路。保護(hù)電路包括一第一雙載子接面晶體管(BJT)、一第二 BJT、一第一肖特基二極管及一第二肖特基二極管。第一 BJT的一基極與一射極耦接至輸出端點(diǎn)，第一 BJT的一集極接收工作電壓。第二 BJT的一集極耦接至輸出端點(diǎn)，第二 BJT的一基極與一射極接收地電壓。第一肖特基二極管的一陽極耦接至第一 BJT的射極，第一肖特基二極管的一陰極耦接至第一 BJT的集極。第二肖特基二極管的一陽極耦接至第二 BJT的射極，第二肖特基二極管的一陰極耦接至第二 BJT的集極。
[0008]為了對本發(fā)明的上述及其它方面有更佳的了解，下文特舉一實(shí)施例，并配合所附圖式，作詳細(xì)說明如下:

【專利附圖】

【附圖說明】
[0009]圖1繪示依照一實(shí)施例的半導(dǎo)體結(jié)構(gòu)的示意圖。
[0010]圖2繪示依照一實(shí)施例的半導(dǎo)體電路的示意圖。
[0011]圖3繪示依照另一實(shí)施例的半導(dǎo)體結(jié)構(gòu)的示意圖。
[0012]【主要元件符號說明】
[0013]100、100’:半導(dǎo)體結(jié)構(gòu)
[0014]110:襯底層
[0015]120:隱埋層
[0016]130:第一阱
[0017]132:第二阱
[0018]134:第三阱
[0019]140:第一摻雜區(qū)
[0020]142:第二摻雜區(qū)
[0021]144:第三摻雜區(qū)
[0022]146:第四摻雜區(qū)
[0023]148:第五摻雜區(qū)
[0024]150:第一基區(qū)
[0025]152:第二基區(qū)
[0026]160:第一肖特基勢壘
[0027]162:第二肖特基勢壘
[0028]170:第一絕緣區(qū)
[0029]172:第二絕緣區(qū)
[0030]180:第六摻雜區(qū)
[0031]182:第七摻雜區(qū)
[0032]190:第一柵極氧化層
[0033]192:第一多晶硅區(qū)
[0034]194:第二柵極氧化層
[0035]196:第二多晶硅區(qū)
[0036]200:半導(dǎo)體電路
[0037]210:控制電路
[0038]220:輸出級電路
[0039]222:第一 LDMOS 或 DMOS
[0040]224:第二 LDMOS 或 DMOS
[0041]230:保護(hù)電路
[0042]232:第一 BJT
[0043]234:第二 BJT
[0044]236:第一肖特基二極管
[0045]238:第二肖特基二極管

【具體實(shí)施方式】
[0046]本發(fā)明所提出的半導(dǎo)體結(jié)構(gòu)及半導(dǎo)體電路，利用在BICMOS-DMOS(Bra)工藝中將肖特基二極管內(nèi)嵌于靜電放電(ESD)雙載子接面晶體管(BJT)裝置，降低橫向擴(kuò)散MOS晶體管(LDMOS)或雙重?cái)U(kuò)散MOS (DMOS)的反向復(fù)原時(shí)間，故可在ESD事件發(fā)生時(shí)保護(hù)LDMOS或DMOS。
[0047]請參照圖1，其繪示依照一實(shí)施例的半導(dǎo)體結(jié)構(gòu)的示意圖。圖1所示的半導(dǎo)體結(jié)構(gòu)100可用標(biāo)準(zhǔn)B⑶工藝制造，并可應(yīng)用于LOCOS工藝、淺溝道絕緣工藝、深溝道絕緣工藝、SOI工藝、N(P)-EPI及非EPI工藝。半導(dǎo)體結(jié)構(gòu)100包括一襯底層110、一隱埋層(buriedlayer) 120、一第一阱130、一第二阱132、一第三阱134、一第一摻雜區(qū)140、一第二摻雜區(qū)142、一第三摻雜區(qū)144、一第四摻雜區(qū)146、一第五摻雜區(qū)148、一第一基區(qū)150、一第二基區(qū)152、一第一肖特基勢魚(Schottky barrier) 160、一第二肖特基勢魚162、一第一絕緣區(qū)170以及一第二絕緣區(qū)172。
[0048]于圖1中，隱埋層120、第一阱130、第二阱132、第三摻雜區(qū)144、第四摻雜區(qū)146及第五摻雜區(qū)148具有一第一導(dǎo)電型，襯底層110、第三阱134、第一摻雜區(qū)140、第二摻雜區(qū)142、第一基區(qū)150及第二基區(qū)152具有一第二導(dǎo)電型，第二導(dǎo)電型相反于第一導(dǎo)電型。其中，第一導(dǎo)電型例如為N型，第二導(dǎo)電型例如為P型，但并不限于此，可視設(shè)計(jì)需求而定。
[0049]隱埋層120形成于襯底層110上。第一阱130形成于隱埋層120上。第二阱132形成于隱埋層120上并跟第一阱130隔開。第三阱134形成于第一阱130與第二阱132之間。第一摻雜區(qū)140形成于第三阱134的一表面中。第二摻雜區(qū)142形成于第三阱134的表面中。第三摻雜區(qū)144形成于第一摻雜區(qū)140與第二摻雜區(qū)142之間并跟第一摻雜區(qū)140與第二摻雜區(qū)142隔開。如圖1所示，第三摻雜區(qū)144電性連接至第一摻雜區(qū)140與第二摻雜區(qū)142。
[0050]第四摻雜區(qū)146形成于第一阱130的一表面中。第五摻雜區(qū)148形成于第二阱132的一表面中并如圖1所示電性連接至第四摻雜區(qū)146。如圖1所暗示，第三摻雜區(qū)144、第一摻雜區(qū)140及第四摻雜區(qū)146分別作為一第一 BJT的射極、基極及集極而形成第一 BJT。同樣地，如圖1所暗示，第三摻雜區(qū)144、第二摻雜區(qū)142及第五摻雜區(qū)148分別作為一第二BJT的射極、基極及集極而形成第二 BJT。
[0051]第一基區(qū)150形成于第一阱130的表面中并跟第四摻雜區(qū)146隔開。第二基區(qū)152形成于第二阱132的表面中并跟第五摻雜區(qū)148隔開。第一基區(qū)150及第二基區(qū)152亦可由其它第二導(dǎo)電型層所形成。第一肖特基勢壘160形成并覆蓋于第一基區(qū)150的一部分與第一摻雜區(qū)140的一部分。第二肖特基勢壘162形成并覆蓋于第二基區(qū)152的一部分與第二摻雜區(qū)142的一部分。第一肖特基勢壘160及第二肖特基勢壘162可以使用TiS1、CoSi, PtSi或ErSi形成，并不限制。如圖1所暗示，二個(gè)肖特基二極管形成并分別與第一BJT跟第二 BJT并聯(lián)。
[0052]第一絕緣區(qū)170覆蓋于第三阱134的一部分并隔開第一摻雜區(qū)140與第三摻雜區(qū)144。第二絕緣區(qū)172覆蓋于第三阱134的一部分并隔開第二摻雜區(qū)142與第三摻雜區(qū)144。其中，第一絕緣區(qū)170以及第二絕緣區(qū)172例如包含場氧化層(Field Oxide，F(xiàn)OX)。
[0053]請參照圖2,其繪示依照一實(shí)施例的半導(dǎo)體電路的示意圖。半導(dǎo)體電路200包括一控制電路210、一輸出級電路220以及一保護(hù)電路230。輸出級電路220具有一輸出端點(diǎn)O并電性連接至控制電路210。輸出級電路220包括一第一 LDMOS或DM0S222及一第二 LDMOS或 DM0S224。第一 LDMOS 或 DM0S222 為高側(cè) LDMOS 或 DMOS，第一 LDMOS 或 DM0S222 的一第一端接收一工作電壓Vc，第一 LDMOS或DM0S222的一第二端耦接至輸出端點(diǎn)0，第一 LDMOS或DM0S222的一控制端受控于控制電路210。第二 LDMOS或DM0S224為低側(cè)LDMOS或DM0S，第二 LDMOS或DM0S224的一第一端耦接至輸出端點(diǎn)0，第二 LDMOS或DM0S224的一第二端接收一地電壓GND，第二 LDMOS或DM0S224的一控制端受控于控制電路210。
[0054]保護(hù)電路230包括一第一 BJT232、一第二 BJT234、一第一肖特基二極管236及一第二肖特基二極管238。第一 BJT232的一基極與一射極耦接至輸出端點(diǎn)0，第一 BJT232的一集極接收工作電壓Vc。第二 BJT234的一集極耦接至輸出端點(diǎn)O,第二 BJT234的一基極與一射極接收地電壓GND。第一肖特基二極管236的一陽極耦接至第一 BJT232的射極，第一肖特基二極管236的一陰極耦接至第一 BJT232的集極。第二肖特基二極管238的一陽極耦接至第二 BJT234的射極，第二肖特基二極管238的一陰極耦接至第二 BJT234的集極。
[0055]在圖2中的保護(hù)電路230的結(jié)構(gòu)實(shí)質(zhì)上如同圖1所示的半導(dǎo)體結(jié)構(gòu)100。如此一來，在標(biāo)準(zhǔn)BCD工藝中不需增加任何一層即可以形成保護(hù)電路230的半導(dǎo)體結(jié)構(gòu)100。利用第一 BJT232及第二 BJT234為NPN BJT的特性，可以在ESD事件發(fā)生時(shí)快速地把輸出級電路220所產(chǎn)生的ESD電流導(dǎo)掉。在半導(dǎo)體電路200的輸出級電路220中，由于使用二個(gè)LDMOS或DMOS進(jìn)行同步轉(zhuǎn)換，故低側(cè)的第二 LDMOS或DM0S224必須要降低反向復(fù)原時(shí)間以減少切換功率損失。由于第一肖特基勢壘160及第二肖特基勢壘162，故內(nèi)嵌的肖特基二極管在反向偏壓時(shí)減少漏電流，進(jìn)而降低低側(cè)第二 LDMOS或DM0S224的切換功率損失。
[0056]此外，亦可以在半導(dǎo)體結(jié)構(gòu)100中形成多個(gè)BJT并聯(lián)以增加ESD防護(hù)能力。請參照圖3，其繪示依照另一實(shí)施例的半導(dǎo)體結(jié)構(gòu)的示意圖。相較于半導(dǎo)體結(jié)構(gòu)100，半導(dǎo)體結(jié)構(gòu)100’更包括一第六摻雜區(qū)180、一第七摻雜區(qū)182、一第一柵極氧化層190、一第一多晶硅區(qū)192、一第二柵極氧化層194以及一第二多晶硅區(qū)196。其中，第六摻雜區(qū)180及第七摻雜區(qū)182具有第一導(dǎo)電型。第六摻雜區(qū)180形成于第三阱134的表面中并跟第三摻雜區(qū)144隔開。第一柵極氧化層190形成于第三阱134的表面上并鄰接于第三摻雜區(qū)144與第六摻雜區(qū)180之間。第一多晶硅區(qū)192形成于第一柵極氧化層190之上。第七摻雜區(qū)182形成于第三阱134的表面中并跟第三摻雜區(qū)144與第六摻雜區(qū)180隔開。其中，第六摻雜區(qū)180與第七摻雜區(qū)182電性連接至第三摻雜區(qū)144。第二柵極氧化層194形成于第三阱134的表面上并鄰接于第三摻雜區(qū)144與第七摻雜區(qū)182之間。第二多晶硅區(qū)196形成于第二柵極氧化層194之上。
[0057]本發(fā)明上述實(shí)施例所發(fā)明的半導(dǎo)體結(jié)構(gòu)及半導(dǎo)體電路，用以在BCD工藝中將肖特基二極管內(nèi)嵌于ESD BJT裝置，可以改善ESD BJT裝置在ESD事件發(fā)生時(shí)的導(dǎo)通速度并降低LDMOS或DMOS的反向復(fù)原時(shí)間，故可有效降低被保護(hù)裝置的風(fēng)險(xiǎn)或及內(nèi)部電路損壞的可能性，進(jìn)而得以在ESD事件期間及高壓裝置導(dǎo)通前做好ESD防護(hù)。
[0058]綜上所述，雖然本發(fā)明已以多個(gè)實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬【技術(shù)領(lǐng)域】中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【權(quán)利要求】
1.一種半導(dǎo)體電路,包括: 一控制電路； 一輸出級電路，具有一輸出端點(diǎn)并電性連接至該控制電路，該輸出級電路包括: 一第一橫向擴(kuò)散MOS晶體管(LDMOS)，該第一 LDMOS的一第一端接收一工作電壓，該第一 LDMOS的一第二端耦接至該輸出端點(diǎn)，該第一 LDMOS的一控制端受控于該控制電路；及一第二 LDM0S，該第二 LDMOS的一第一端耦接至該輸出端點(diǎn)，該第二 LDMOS的一第二端接收一地電壓，該第二 LDMOS的一控制端受控于該控制電路；以及一保護(hù)電路，包括: 一第一雙載子接面晶體管(BJT),該第一 BJT的一基極與一射極I禹接至該輸出端點(diǎn),該第一 BJT的一集極接收該工作電壓； 一第二 BJT，該第二 BJT的一集極耦接至該輸出端點(diǎn)，該第二 BJT的一基極與一射極接收該地電壓； 一第一肖特基二極管，該第一肖特基二極管的一陽極耦接至該第一 BJT的該射極，該第一肖特基二極管的一陰極耦接至該第一 BJT的該集極；以及 一第二肖特基二極管，該第二肖特基二極管的一陽極耦接至該第二 BJT的該射極，該第二肖特基二極管的一陰極耦接至該第二 BJT的該集極。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體電路，其中該保護(hù)電路更包括: 一第三BJT，該第三BJT的一基極與一射極耦接至該輸出端點(diǎn)，該第三BJT的一集極接收該工作電壓；以及 一第四BJT，該第四BJT的一集極耦接至該輸出端點(diǎn)，該第四BJT的一基極與一射極接收該地電壓。
【文檔編號】H02H9/00GK104201174SQ201410341557
【公開日】2014年12月10日 申請日期:2011年5月17日 優(yōu)先權(quán)日:2011年5月17日
【發(fā)明者】陳永初, 陳信良 申請人:旺宏電子股份有限公司