本發(fā)明涉及數(shù)據(jù)采集裝置技術(shù)領(lǐng)域，尤其涉及一種高電位阻性電流光纖數(shù)據(jù)鏈路的本地合并單元。

背景技術(shù)：

當(dāng)輸電線路導(dǎo)線周圍場(chǎng)強(qiáng)超過空氣的擊穿場(chǎng)強(qiáng)時(shí)，臨近導(dǎo)線附近的空氣電離產(chǎn)生電暈放電，電暈放電產(chǎn)生的離子在交變電壓作用下往返運(yùn)動(dòng)，同時(shí)還會(huì)產(chǎn)生光和無線電干擾，這些效應(yīng)統(tǒng)稱為電暈效應(yīng)。電暈效應(yīng)主要取決于電暈起始電壓，它對(duì)于特高壓交流輸電線路導(dǎo)線選型及線路運(yùn)行的安全經(jīng)濟(jì)性評(píng)估具有重要意義，通常采用測(cè)量導(dǎo)線阻性電流的方法判定導(dǎo)線電暈起始電壓。

目前普遍采用光纖數(shù)字化方法采集阻性電流，在電流測(cè)量時(shí)需采用光供電電子式電流互感器OPCT16、JDSU模塊進(jìn)行電-光-電轉(zhuǎn)化后，送入采集卡進(jìn)行采集，由于OPCT16體積較大、制作工藝復(fù)雜，且在電流測(cè)量過程中，需要進(jìn)行兩次采集(在OPCT16端采集一次，采集卡端采集一次)引入更大的誤差，使整套測(cè)量系統(tǒng)比較冗余。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是提供一種高電位阻性電流光纖數(shù)據(jù)鏈路的本地合并單元，所述合并單元體積小，集成度高，同時(shí)采用光脈沖觸發(fā)保證了每個(gè)遠(yuǎn)端采集板的數(shù)據(jù)的同步回傳，成功解決了模塊間數(shù)據(jù)回傳的時(shí)延問題，同步性高。

為解決上述技術(shù)問題，本發(fā)明所采取的技術(shù)方案是：一種高電位阻性電流光纖數(shù)據(jù)鏈路的本地合并單元，其特征在于:包括若干個(gè)遠(yuǎn)端采集板、光纖匯聚板、FPGA時(shí)鐘模塊、處理器和網(wǎng)口模塊，若干個(gè)遠(yuǎn)端采集板通過光纖匯聚板與所述FPGA時(shí)鐘模塊進(jìn)行雙向數(shù)據(jù)交互，所述遠(yuǎn)端采集板用于采集輸電導(dǎo)線的阻性電流，光纖匯集板用于匯聚遠(yuǎn)端采集板的阻性電流數(shù)據(jù)；所述FPGA時(shí)鐘模塊與所述處理器雙向連接，F(xiàn)PGA時(shí)鐘模塊用于輸出同步采樣脈沖并檢測(cè)接收同步數(shù)據(jù)回傳脈沖，同步采樣脈沖控制遠(yuǎn)端采集板同步采集導(dǎo)線的阻性電流，檢測(cè)接收到同步數(shù)據(jù)回傳脈沖后將數(shù)據(jù)發(fā)送給處理器進(jìn)行處理；處理器通過網(wǎng)口模塊與上位機(jī)進(jìn)行雙向連接，處理器用于對(duì)接收到的數(shù)據(jù)進(jìn)行處理后，以報(bào)文的形式通過網(wǎng)口模塊發(fā)送至上位機(jī)進(jìn)行處理。

進(jìn)一步的技術(shù)方案在于：所述遠(yuǎn)端采集板為1-36個(gè)。

進(jìn)一步的技術(shù)方案在于：所述微處理器使用P1010-RDB。

進(jìn)一步的技術(shù)方案在于：所述合并單元還包括串行通信與調(diào)試接口，所述串行通信與調(diào)試接口與處理器雙向連接，用于所述合并單元中相關(guān)硬件程序的燒寫與調(diào)試。

進(jìn)一步的技術(shù)方案在于：所述合并單元還包括故常管理模塊，所述故障管理模塊與所述處理器雙向連接，用于所述合并單元中相關(guān)硬件功能的故障報(bào)警與管理。

進(jìn)一步的技術(shù)方案在于：所述合并單元還包括參數(shù)存儲(chǔ)模塊，所述參數(shù)存儲(chǔ)模塊與處理器雙向連接，用于存儲(chǔ)所述合并單位中相關(guān)硬件的初始化參數(shù)。

采用上述技術(shù)方案所產(chǎn)生的有益效果在于：FPGA時(shí)鐘模塊結(jié)合阻性電流信號(hào)的特點(diǎn)，同步采集阻性電流量，阻性電流量解碼后的時(shí)標(biāo)通過串行通信口被處理器讀取。同時(shí)，F(xiàn)PGA可以判斷1PPS信號(hào)的有效性，并剔除在光纖插拔過程或者其它干擾情況下產(chǎn)生的虛假信號(hào)，從而保證了對(duì)電暈特性參量采集的準(zhǔn)確性。且所述合并單元體積小，集成度高，同時(shí)采用光脈沖觸發(fā)保證了每個(gè)遠(yuǎn)端采集板的數(shù)據(jù)的同步回傳，成功解決了模塊間數(shù)據(jù)回傳的時(shí)延問題，同步性高。

附圖說明

下面結(jié)合附圖和具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明。

圖1是本發(fā)明實(shí)施例所述合并單元的原理框圖；

圖2是本發(fā)明實(shí)施例所述合并單元的數(shù)據(jù)采集流程圖。

具體實(shí)施方式

下面結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實(shí)施例的限制。

如圖1所示，本發(fā)明公開了一種高電位阻性電流光纖數(shù)據(jù)鏈路的本地合并單元，包括若干個(gè)遠(yuǎn)端采集板、光纖匯聚板、FPGA時(shí)鐘模塊、處理器和網(wǎng)口模塊，若干個(gè)遠(yuǎn)端采集板通過光纖匯聚板與所述FPGA時(shí)鐘模塊進(jìn)行雙向數(shù)據(jù)交互，所述遠(yuǎn)端采集板用于采集輸電導(dǎo)線的阻性電流，光纖匯集板用于匯聚遠(yuǎn)端采集板的阻性電流數(shù)據(jù)；所述FPGA時(shí)鐘模塊與所述處理器雙向連接，F(xiàn)PGA時(shí)鐘模塊用于輸出同步采樣脈沖并檢測(cè)接收同步數(shù)據(jù)回傳脈沖，同步采樣脈沖控制遠(yuǎn)端采集板同步采集導(dǎo)線的阻性電流，檢測(cè)接收到同步數(shù)據(jù)回傳脈沖后將數(shù)據(jù)發(fā)送給處理器進(jìn)行處理；處理器通過網(wǎng)口模塊與上位機(jī)進(jìn)行雙向連接，處理器用于對(duì)接收到的數(shù)據(jù)進(jìn)行處理后，以報(bào)文的形式通過網(wǎng)口模塊發(fā)送至上位機(jī)進(jìn)行處理。

此外，所述合并單元還可以包括串行通信與調(diào)試接口，所述串行通信與調(diào)試接口與處理器雙向連接，用于所述合并單元中相關(guān)硬件程序的燒寫與調(diào)試。所述合并單元還可以包括故常管理模塊，所述故障管理模塊與所述處理器雙向連接，用于所述合并單元中相關(guān)硬件功能的故障報(bào)警與管理。所述合并單元還可以包括參數(shù)存儲(chǔ)模塊，所述參數(shù)存儲(chǔ)模塊與處理器雙向連接，用于存儲(chǔ)所述合并單位中相關(guān)硬件的初始化參數(shù)。

所述合并單元執(zhí)行同步采樣脈沖的控制與發(fā)送，以實(shí)現(xiàn)所有遠(yuǎn)端采集板的同步采集，可接收最多36路光纖數(shù)據(jù)，進(jìn)行數(shù)據(jù)匯聚并通過UDP網(wǎng)絡(luò)協(xié)議按照規(guī)定的報(bào)文格式發(fā)送給本地PC，為高電位阻性電流測(cè)量奠定了基礎(chǔ)，當(dāng)N＝1時(shí)，本地合并單元僅接收阻性電流1路光纖數(shù)據(jù)。

處理器采用主頻800MHz的速度增強(qiáng)型集成主處理器P1010-RDB，該處理器基于第四代powerpc QorIQ可信架構(gòu)平臺(tái)，具有先進(jìn)的端到端代碼簽名和入侵防御功能，有助于防止軟件入侵和軟件克隆，P1010處理器還集成多個(gè)FlexCAN控制器，可配置各種工廠自動(dòng)化系統(tǒng)的工業(yè)協(xié)議。同時(shí)P1010通信處理器采用45納米低功耗技術(shù)，功耗低至1.1W，具有強(qiáng)大的集成能力并配有豐富的接口，具有32KB L1指令緩存和32KB L1數(shù)據(jù)緩存、3個(gè)1000Mbps增強(qiáng)型以太網(wǎng)控制器、2個(gè)SGMII接口、2個(gè)SATA接口、32位DDR3 SDRAM內(nèi)存控制器帶有ECC支持、四通道DMA控制器，保證了系統(tǒng)對(duì)阻性電流參量信號(hào)的有效運(yùn)算處理。

圖2是本發(fā)明實(shí)施例所述合并單元的數(shù)據(jù)采集流程圖。

FPGA時(shí)鐘模塊結(jié)合阻性電流信號(hào)的特點(diǎn)，同步采集阻性電流量，阻性電流量解碼后的時(shí)標(biāo)通過串行通信口被處理器讀取。同時(shí)，F(xiàn)PGA可以判斷1PPS信號(hào)的有效性，并剔除在光纖插拔過程或者其它干擾情況下產(chǎn)生的虛假信號(hào)，從而保證了對(duì)電暈特性參量采集的準(zhǔn)確性。且所述合并單元體積小，集成度高，同時(shí)采用光脈沖觸發(fā)保證了每個(gè)遠(yuǎn)端采集板的數(shù)據(jù)的同步回傳，成功解決了模塊間數(shù)據(jù)回傳的時(shí)延問題，同步性高。