所述倍壓電路111包括：第一PMOS晶體管P1、驅(qū)動反相器112、第二PMOS晶體管P2、第三PMOS晶體管P3、第二NMOS晶體管N4。所述第一PMOS晶體管P1的漏極接一工作電 壓VDD，所述第一PMOS晶體管P1的源極接一第一節(jié)點a，所述第一PMOS晶體管P1的柵極 接一第二節(jié)點b。在本實施例中，所述第一PMOS晶體管P1為薄柵氧PMOS晶體管，較佳的， 所述第一PMOS晶體管P1的柵極氧化層厚度均小于40人，例如18人、25人、30A等等。
[0033] 所述驅(qū)動反相器112的輸入端接收一第一信號CK1，所述驅(qū)動反相器112的輸 出端接所述第二PMOS晶體管P2的柵極，所述第二PMOS晶體管P2的源極和漏極相連 后，連接所述第一節(jié)點a。此外，所述第二PMOS晶體管P2的襯底亦連接源極和漏極。在 本實施例中，所述第二PMOS晶體管P2為薄柵氧PMOS晶體管，一般的薄柵氧指柵極氧化 層的厚度小于40人，較佳的，所述第二PMOS晶體管的柵極氧化層厚度均小于40人，例如 18A、25A、30A等等。
[0034] 所述第三PM0S晶體管P3的柵極接收所述第一信號CK1，所述第三PM0S晶體管P3 的源極連接所述第一節(jié)點a，所述第三PM0S晶體管P3的漏極連接所述第二節(jié)點b。在本實 施例中，所述第三PMOS晶體管P3為厚柵氧PMOS晶體管，較佳的，所述第三PMOS晶體管的 柵極氧化層厚度均為60人~200人，例如120人、180人等等。
[0035] 所述第二NM0S晶體管N2的柵極接收所述第一信號CK1，所述第二NM0S晶體管N2 的源極接低電壓，所述第二NM0S晶體管N2的漏極連接所述第二節(jié)點b。在本實施例中，所 述第二NM0S晶體管為厚柵氧NM0S晶體管，較佳的，所述第二NM0S晶體管的柵極氧化層厚 度均為60A~200A，例如112〇A、180A等等。
[0036] 如圖1所示，所述第一NM0S晶體管N1的源極和漏極相連，所述第一NM0S晶體管 N1的襯底接地，所述第二節(jié)點b向所述第一NM0S晶體管N1的源極和漏極提供一第二信號 CK2〇
[0037] 所述提升電容電路11用于電荷泵，以積累電荷，將輸入電壓升壓至較高的輸出電 壓。如圖2所示，所述電荷泵1包括n級所述提升電容電路，分別為第1級所述提升電容電 路11-1、第2級所述提升電容電路11-2.....第n級所述提升電容電路11-n。每一級所述 提升電容電路中第一NM0S晶體管N1的柵極依次連接后，連接所述電荷泵1的輸出端V0UT， 輸出端V0UT用于向存儲單元提供輸出電壓。此外，在本實施例中，前一級所述提升電容電 路和后一級所述提升電容電路之間、最后一級所述提升電容電路和輸出端V0UT之間均具 有一開關(guān)單元K。
[0038] 在本實施例中，所述第一信號CK1的有效電壓為所述工作電壓VDD。參考圖3,在 圖3中，橫坐標t表示時間。在tl時刻，所述第一信號CK1變?yōu)橛行?，電壓為工作電壓VDD， 此時，所述第一NM0S晶體管N1將所述第二節(jié)點b的電壓拉低為0,所述第二信號CK2無效， 電壓為〇,所述第一NM0S晶體管N1的柵極輸出的提升電壓為0,第二信號CK3為0。
[0039] 在t2時刻，所述第一信號CK1變?yōu)闊o效，電壓為0,此時，所述第二PM0S晶體管P2 將所述第一節(jié)點a的電壓拉高，所述第一節(jié)點a的電壓為2XVDD，所述第三PM0S晶體管P3 將2XVDD的電壓傳遞給所述第二節(jié)點b，所述第二節(jié)點b的電壓為2XVDD，所述第二信號 CK2有效，電壓為2XVDD，所述第一NM0S晶體管N1的柵極輸出的提升電壓為2XVDD，第二 信號CK3由電壓VI提升為V1+2XVDD。所述第一NM0S晶體管N1的柵極作為提升電容，n 級所述提升電容電路積累n個所述第一NM0S晶體管N1的柵極的電荷，輸出給輸出端V0UT。
[0040] 此時，所述第一NM0S晶體管N1的柵極提升的電壓幅度約為2XVDD，面積效率為：
[0041]
[0042] 其中，C1為所述第一NM0S晶體管N1的單位面積電容，C2為所述第二PM0S晶體管 P2的單位面積電容，C為單位面積電容數(shù)值。一般的，C1大于C2,所以，面積效率會提高。 以所述提升電容電路11為90nm工藝為例，面積效率約為1. 25XCXVDD，單位面積的所傳輸 的電荷提尚，面積效率提尚。
[0043] 在tl時刻，所述第一信號CK1變?yōu)橛行В貜?fù)上述過程。
[0044] 顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精 神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍 之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【主權(quán)項】
1. 一種提升電容電路，其特征在于，包括第一 NMOS晶體管和倍壓電路，所述第一 NMOS 晶體管的柵極用于提供提升電壓，所述倍壓電路包括： 第一 PMOS晶體管，所述第一 PMOS晶體管的漏極接一工作電壓，所述第一 PMOS晶體管 的源極接一第一節(jié)點，所述第一 PMOS晶體管的柵極接一第二節(jié)點； 驅(qū)動反相器，所述驅(qū)動反相器的輸入端接收一第一信號； 第二PMOS晶體管，所述第二PMOS晶體管的柵極接所述驅(qū)動反相器的輸出端，所述第二 PMOS晶體管的源極和漏極相連后，連接所述第一節(jié)點； 第三PMOS晶體管，所述第三PMOS晶體管的柵極接收所述第一信號，所述第三PMOS晶 體管的源極連接所述第一節(jié)點，所述第三PMOS晶體管的漏極連接所述第二節(jié)點； 第二NMOS晶體管，所述第二NMOS晶體管的柵極接收所述第一信號，所述第二匪OS晶 體管的源極接低電壓，所述第二NMOS晶體管的漏極連接所述第二節(jié)點； 其中，所述第一 NMOS晶體管的源極和漏極相連，所述第二節(jié)點向所述第一 NMOS晶體管 的源極和漏極提供一第二信號。2. 如權(quán)利要求1所述的提升電容電路，其特征在于，所述第一信號的有效電壓為所述 工作電壓。3. 如權(quán)利要求2所述的提升電容電路，其特征在于，當所述第一信號的有效時，所述第 二信號無效；當所述第一信號的無效時，所述第二信號有效，所述第二信號的有效電壓為兩 倍的所述工作電壓。4. 如權(quán)利要求1所述的提升電容電路，其特征在于，所述第一 NMOS晶體管為厚柵氧 NMOS晶體管。5. 如權(quán)利要求4所述的提升電容電路，其特征在于，所述第一 NMOS晶體管的柵極氧化 層厚度為6〇A~20〇A。6. 如權(quán)利要求1所述的提升電容電路，其特征在于，所述第一 PMOS晶體管和第二PMOS 晶體管均為薄柵氧PMOS晶體管。7. 如權(quán)利要求6所述的提升電容電路，其特征在于，所述第一 PMOS晶體管和第二PMOS 晶體管的柵極氧化層厚度均小于40Λ。8. 如權(quán)利要求1所述的提升電容電路，其特征在于，所述第三PMOS晶體管為厚柵氧 PMOS晶體管，所述第二NMOS晶體管為厚柵氧NMOS晶體管。9. 如權(quán)利要求8所述的提升電容電路，其特征在于，所述第三PMOS晶體管和第二NMOS 晶體管的柵極氧化層厚度均為60Α~200Α。10. -種電荷泵，其特征在于，包括η級如權(quán)利要求1至9中任一項所述的提升電容電 路，η級所述提升電容電路中第一 NMOS晶體管的柵極依次連接，η為正整數(shù)，且η多2。
【專利摘要】本發(fā)明揭示了一種提升電容電路，包括第一NMOS晶體管和倍壓電路，所述倍壓電路包括：第一PMOS晶體管的漏極接一工作電壓，源極接一第一節(jié)點，柵極接一第二節(jié)點；驅(qū)動反相器的輸入端接收一第一信號；第二PMOS晶體管的柵極接所述驅(qū)動反相器的輸出端，第二PMOS晶體管的源極和漏極相連后，連接所述第一節(jié)點；第三PMOS晶體管的柵極接收所述第一信號，源極連接所述第一節(jié)點，漏極連接所述第二節(jié)點；第二NMOS晶體管的柵極接收所述第一信號，源極接低電壓，漏極連接所述第二節(jié)點；第一NMOS晶體管的源極和漏極相連，第二節(jié)點向所述第一NMOS晶體管的源極和漏極提供一第二信號。本發(fā)明還揭示了一種包括所述提升電容電路的電荷泵。所述提升電容電路和電荷泵的面積效率高。
【IPC分類】H02M3/07
【公開號】CN104883052
【申請?zhí)枴緾N201510310618
【發(fā)明人】楊光軍
【申請人】上海華虹宏力半導(dǎo)體制造有限公司
【公開日】2015年9月2日
【申請日】2015年6月7日