專利名稱：差動輸出驅動裝置的制作方法
技術領域：
本發(fā)明有關一種輸出驅動裝置，尤指一種適用于通用序列總線(UniversalSerial Bus，USB)界面?zhèn)鬏敹说牡牟顒虞敵鲵寗友b置。
(2)背景技術一般傳統(tǒng)漸變式緩沖器(Taper Buffer)，如圖1(a)所示，由于是單純數(shù)字設計因此沒有對制程參數(shù)(process)作任何的補償，因此，該電路構造對于制程參數(shù)(process)的變化(variation)影響很大。例如當使用模擬軟件(如H-SPICE)模擬時可發(fā)現(xiàn)，當PTNT(PMOS輸入為Typical，NMOS輸入為Typical)的電壓為3.3伏特(v)時，若將交越電壓(crossover voltage)及上升/下降時間(Tr/Tf，Tr＝Tf)分別調整到1.65伏特(v)及6n秒(s)，但在具有相同的輸出負載(output loading)和輸出電壓(output voltage)的情況下，如PFNS(PMOS輸入為Fast，NMOS輸入為Slow)、PSNF(PMOS輸入為Slow，NMOS輸入為Fast)，交越電壓(crossover voltage)可能會變在1.2伏特(V)～2.05伏特(v)之間，而上升/下降時間(Tr/Tf)的比值也會在＞1.1或＜0.9之間，比如說Tr＝7ns、Tf＝5ns，并且交越電壓亦會介于1.2σ～2.05σ之間。而如圖1(b)所示，即使我們將輸入控制信號Din+/Din-的上升及下降時間都設定為相同時，如圖1(c)即顯示當利用模擬軟件(如H-spice)設定制程參數(shù)(process)為PTNT時，可以得到Tr＝Tf，且交越電壓(cross voltage)＝VDD/2，又圖1(d)、(e)則顯示當設定制程參數(shù)(process)為PFNS或PSNF時(為了模擬制程的飄移所造成誤差)，即會發(fā)現(xiàn)Tr≠Tf，且交越電壓(cross voltage)也不再是VDD/2。
為解決上述問題，于是發(fā)展出一種互補式差動輸出驅動器，如圖2所示，該電路結構具有一電流源，一第一電流鏡組、一第二電流鏡組、一第一輸出緩沖器及一第二輸出緩沖器，其中該第一電流鏡組由晶體管MP1及MP2所組成，該第二電流鏡組由晶體管MN1及MN2所組成，該第一輸出緩沖器由晶體管MP3及MN3所組成及該第二輸出緩沖器由晶體管MP4及MN4所組成。該第一電流鏡組的晶體管MP1及MP2具有同一大小的電流I且通過MP1和MN1所組成的路徑1(path1)，可使得第一電流鏡和第二電流鏡所流的電流相等，而達到Vout和Vout，如圖1(b)所示，且不會因制程參數(shù)(process)改變而有圖1(c)(d)的狀況發(fā)生。但這種作法仍有下列缺失1.由于晶體管MP2及MN2是分別由第一及第二電流鏡組所提供，因此對其基極電壓有一定的限制，如果輸出上升/下降時間(Tr/Tf)有一定要求時，此法會比傳統(tǒng)漸變式緩沖器(Taper Buffer)的尺寸大上許多，且由于基極電壓不再是0和VDD，因此需要有較大的電流，所以相對尺寸也會大得多，一般來說會大3～4倍或甚至更多。
2.在不影響第一和第二電流鏡情況下晶體管MP3、4及MN3、4為了支配電流則相對亦很大，通常往往會是MP2、MN2的2倍或甚至更大。
3.由于流經(jīng)晶體管MP2的電流鏡的電流較大，相對來說，通常流經(jīng)晶體管MP1路徑的電流亦來得大。因此運用此法所需較大的面積及功率。
(3)發(fā)明內容本發(fā)明的主要目的為提供一種差動輸出驅動裝置，藉由補償電路的控制使該差動輸出驅動裝置的輸出端的上升/下降時間(Tr/Tf，Tr＝Tf)能匹配(match)得相當好，不受制程偏移的影響。
本發(fā)明次一目的為提供一種差動輸出驅動裝置，用以接收具有一特定范圍的一種差動輸入電壓，其中該特定范圍是指一較高電壓的第一部份及一較低電壓的第二部份，可使該第一部份及第二部份的輸出電壓獲得相同的電壓變化率。
根據(jù)本發(fā)明一方面的差動輸出驅動裝置，其包括一降壓電路，用以接收該較高電壓的該第一部份，并將該較高電壓調降成一第一輸出電壓；一升壓電路，用以接收該較低電壓的該第二部份，并將該較低電壓調降成一第二輸出電壓；一第一補償電路，其是電連接該降壓電路，并提供一第一偏壓使該第一輸出電壓轉換成一第一補償電壓；以及一第二補償電路，其是電連接該升壓電路，并提供一第二偏壓使該第二輸出電壓轉換成一第二補償電壓，其中該第二補償電壓與該第一補償電壓具有相同的電壓變化率，以使該裝置能產(chǎn)生一具有實質上規(guī)律波形的周期性輸出電壓。
根據(jù)上述構想，該差動輸出驅動裝置是適用于一通用序列總線(USB)界面的傳輸端。
根據(jù)上述構想，該較高電壓的該第一部份及該較低電壓的該第二部份分別為為3～5及0～3伏特。
根據(jù)上述構想，該降壓電路是由一第一P型金屬氧化物半導體晶體管(PMOS)、一第一及一第二N型金屬氧化物半導體晶體管(NMOS)所組成，又該第二N型金屬氧化物半導體晶體管(NMOS)是作為一開關。
根據(jù)上述構想，該第一P型金屬氧化物半導體晶體管(PMOS)是提供一第三偏壓，且該第三偏壓與該較高電壓會藉由分壓作用而使該第一N型金屬氧化物半導體晶體管(NMOS)產(chǎn)生該第一輸出電壓，又該第三偏壓是等效于該第二偏壓。
根據(jù)上述構想，該第一補償電路是由一第二P型金屬氧化物半導體晶體管(PMOS)、一第三及一第四N型金屬氧化物半導體晶體管(NMOS)所組成，且該第二P型金屬氧化物半導體晶體管(PMOS)是用作一開關。
根據(jù)上述構想，該第四P型金屬氧化物半導體晶體管(PMOS)是提供該第一偏壓，且該第一偏壓與該第一輸出電壓會藉由分壓作用而使該第三N型金屬氧化物半導體晶體管(NMOS)產(chǎn)生該第一補償電壓。
根據(jù)上述構想，該升壓電路是由一第三、第四P型金屬氧化物半導體晶體管(PMOS)及一第五N型金屬氧化物半導體晶體管(NMOS)所組成，且該第三P型金屬氧化物半導體晶體管(PMOS)是用作一開關。
根據(jù)上述構想，該第五N型金屬氧化物半導體晶體管(NMOS)是提供一第四偏壓，且該第四偏壓與該較低電壓會藉由分壓作用而使該第四P型金屬氧化物半導體晶體管(PMOS)產(chǎn)生該第二輸出電壓，又該第四偏壓是等效于該第一偏壓。
根據(jù)上述構想，該第二補償電路是由一第五、第六P型金屬氧化物半導體晶體管(PMOS)及一第六N型金屬氧化物半導體晶體管(NMOS)所組成，且該第二P型金屬氧化物半導體晶體管(PMOS)是用作一開關。
根據(jù)上述構想，該第五P型金屬氧化物半導體晶體管(PMOS)是提供該第二偏壓，且該第二偏壓與該第二輸出電壓會藉由分壓作用而使該第六P型金屬氧化物半導體晶體管(PMOS)產(chǎn)生該第二補償電壓，又該第四偏壓是相等于該第一偏壓。
根據(jù)上述構想，該第一偏壓是等效于該第二偏壓。
根據(jù)本發(fā)明另一方面提供一種差動輸出驅動系統(tǒng)，是由一第一差動輸出驅動裝置及一第二差動輸出驅動裝置并聯(lián)所組成，用以分別接收一較高電壓的第一部份及一較低電壓的第二部份，可使該第一部份及第二部份的輸出電壓獲得相同的電壓變化率，其中該第一差動輸出驅動裝置是包括有一第一分壓器，用以接收該較高電壓的該第一部份，并將該較高電壓調降成一第一輸出電壓；一第一補償器，其是電連接該分壓器，并提供一第一偏壓使該第一輸出電壓轉換成一第一補償電壓；又該第二差動輸出驅動裝置是包括有一第二分壓器，用以接收該較低電壓的該第二部份，并將該較低電壓調降成一第二輸出電壓；以及一第二補償器，其是電連接該第二分壓器，并提供一第二偏壓使該第二輸出電壓轉換成一第二補償電壓，其中該第二補償電壓與該第一補償電壓具有相同的電壓變化率，以使該系統(tǒng)能產(chǎn)生一具有實質上規(guī)律波形的周期性輸出電壓組。
根據(jù)上述構想，該差動輸出驅動系統(tǒng)是適用于一通用序列總線(USB)界面的傳輸端。
根據(jù)上述構想，該較高電壓該第一部份及該較低電壓的該第二部份分別為為3～5及0～3伏特。
根據(jù)上述構想，該第一分壓器等效于該第二分壓器。
根據(jù)上述構想，該第一補償器等效于該第二補償器。
根據(jù)上述構想，該第一偏壓是等效于該第二偏壓。
根據(jù)上述構想，該輸出電壓組具有一交越輸出電壓，且該交越輸出電壓是為該較電壓的該第一部份及較低電壓的第二部份的平均值。
為更清楚理解本發(fā)明的目的、特點和優(yōu)點，下面將結合附圖對本發(fā)明的較佳實施例進行詳細說明。
(4)


圖1(a)是一般漸變式緩沖器(Taper Buffer)的電路示意圖。
圖1(b)和1(b’)是其PMOS未作補償?shù)碾妷?時間關系圖。
圖1(c)是其在PTNT時，使用模擬軟件模擬的電壓-時間關系圖。
圖1(d)是其在PSNF時，使用模擬軟件模擬的電壓-時間關系圖。
圖1(e)是其在PFNS時，使用模擬軟件模擬的電壓-時間關系圖。
圖2是習用的輸出驅動器的電路示意圖。
圖3是本發(fā)明較佳實施例的差動輸出驅動裝置的詳細電路結構示意圖。
圖4(a)是本發(fā)明較佳實施例的PMOS輸出電壓與時間關系圖。
圖4(b)是本發(fā)明較佳實施例的NMOS輸出電壓與時間關系圖。圖5(a)是本發(fā)明較佳實施例的差動輸出驅動系統(tǒng)的電路方塊示意圖。
圖5(b)是本發(fā)明較佳實施例的差動輸出驅動系統(tǒng)的詳細電路結構示意圖。
圖5(c)是本發(fā)明較佳實施例的差動輸出電壓波形圖。
圖6是本發(fā)明較佳實施例利用模擬軟件所測的數(shù)據(jù)表格。
(5)具體實施方式
本發(fā)明的差動輸出驅動裝置，將可由以下的實施例說明而得到充份的了解，使得熟習本技書的人士可據(jù)以完成，然而本發(fā)明的實施并非由下列實施例而被限制其實施型態(tài)。
請參閱圖3，其是本發(fā)明較佳實施例的詳細電路結構示意圖。
本發(fā)明較佳實施例的差動輸出驅動裝置1可適用于通用序列總線(USB)界面的傳輸端用以接收一輸入電壓，其中該輸出電壓具有一較高電壓的第一部份(約3～5伏特)及一較低電壓的第二部份(約0～3伏特)，可使該第一部份及第二部份的輸出電壓獲得相同的電壓變化率，該裝置包括一降壓電路31、一升壓電路32、一第一補償電路33及一第二補償電路34。其中該降壓電路34是由一組P型金屬氧化物半導體晶體管(PMOS)QP1及二組N型金屬氧化物半導體晶體管(NMOS)QN1、QN2所組成，該第一補償電路是由一組P型金屬氧化物半導體晶體管(PMOS)QP2、二組N型金屬氧化物半導體晶體管(NMOS)QN3、QN4所組成，該升壓電路是由二組P型金屬氧化物半導體晶體管(PMOS)QN3、QP4及一組N型金屬氧化物半導體晶體管(NMOS)QN5所組成，該第二補償電路是由二組P型金屬氧化物半導體晶體管(PMOS)QP5、QP6及一組N型金屬氧化物半導體晶體管(NMOS)QN6所組成。又晶體管QN2、QP2、QP3及QN6是提供作為一開關。
為能更詳細說明本發(fā)明的實際電路動作，同時參閱圖4(a)(b)，其是本發(fā)明較佳實施例的輸出電壓與時間關系圖。
1.A區(qū)動作(如何達到下降時間(Tf)＝上升時間(Tr))首先當輸入電壓Vin＝VDD時，晶體管QN2為開啟狀態(tài)，此時晶體管QN1亦同時被導通，并由一偏壓電流IbiasP1提供晶體管QP1一負載電流使得電容C1可以迅速放電，可將該降壓電路的該第一輸出電壓VP(即檢測圖4所示的a點處)向下拉，并由該晶體管QP1與該晶體管QN1間的分壓作用可得到Vp＝VA的電壓，而足以將晶體管P1打開。
同時，晶體管QP3為關閉狀態(tài)，因此該升壓電路的該第二輸出電壓VN(即檢測第四圖所示的b點處)為0。
當輸入電壓Vin＝0時，晶體管QN2為關閉狀態(tài)，因此該降壓電路的該第一輸出電壓VP(即檢測第四圖所示的a點處)為VDD。
于同時，晶體管QP3為開啟狀態(tài)，此時晶體管QP4亦同時被導通，并由另一偏壓電流IbiasN1提供晶體管QP1一負載電流使得電容C2可以迅速充電，可將該升壓電路的該第二輸出電壓VN(即檢測第四圖所示的b點處)向上拉，并由該晶體管QN5與該晶體管QP4間的分壓作用可得到Vp＝VB的電壓，而足以將晶體管N1打開。
2.B區(qū)動作(使得Vp與VN能繼續(xù)動作，且Vp與VN電壓變化率相同)當Vp向下拉至VA時，或VN上拉至VB時，為使Vp向下拉與VN上拉程度相當，則VA必須相應VN上拉程度而產(chǎn)生變化，因此，可藉由下式VA=Vtn+Ibias/Kn,]]>可獲得VA值其中VtnNMOS的臨界電壓值Ibias此處所指為偏壓電流IbiasN1同理可知，VB=Vtp+Ibias/Kp,]]>可獲得VB值其中VtpPMOS的臨界電壓值Ibias此處所指為偏壓電流IbiasP1本發(fā)明較佳處在于可藉由調整IbiasP2及IbiasN2使得Vp與VN具有相同電壓變化率，因V/t＝I/c(C*V＝I*t)，是以只要控IbiasN/C1及IbiasP/C2的比值相同，即可獲得相同Vp與VN電壓變化率。
請參閱圖5(a)(b)，其分別是本發(fā)明較佳實施例的差動輸出驅動系統(tǒng)的電路方塊圖及詳細電路結構示意圖。本發(fā)明的差動輸出驅動系統(tǒng)是由一第一差動輸出驅動裝置21及一第二差動輸出驅動裝置22并聯(lián)所組成，且該第一差動輸出驅動裝置21是包括有一第一分壓器211及一第一補償器212，該第二差動輸出驅動裝置22則包括一第一分壓器221及一第一補償器222。
藉由該第一差動輸出裝置中的該第一分壓器211接收較高輸入電壓Din+，并將該較高輸入電壓Din+調降成一第一輸出電壓，再由該第一補償器212提供一第一偏壓使該第一輸出電壓轉換成一第一補償電壓，并由晶體管P1及N1輸出一較高輸出電壓Dout+。
并于同時由該第二差動輸出驅動裝置中的第二分壓器221，接收較低輸入電壓Din-，并將該較低輸入電壓Din-調降成一第二輸出電壓，再由該第二補償器222提供一第二偏壓使該第二輸出電壓轉換成一第二補償電壓，并由晶體管P1及N1輸出一較高輸出電壓Dout+，其中該第二補償電壓與該第一補償電壓具有相同的電壓變化率。
再請參閱圖5(c)，其是本發(fā)明較佳實施例的差動輸出電壓波形圖，當較高輸入電壓Din+為VDD，較低輸入電壓Din-為0時若下降時間(Tf)＝上升時間(Tr)時，則較高輸出電壓Dout+與較低輸出電壓Dout-將互為反相，且其交越電壓(crossover voltage)相當為VDD/2(即如圖所示的c點處)。又較高輸入電壓Din+與較低輸入電壓Din-互為反相，因此若當Din+＝VDD，Din-＝0；反之，Din+＝0，Din-＝VDD。
請參閱圖6，其是本發(fā)明較佳實施例利用模擬軟件所測的數(shù)據(jù)表格。其中設定為PTNT(PMOS輸入為Typical，NMOS輸入為Typical)，表一輸入電壓為3V，表二輸入電壓為3.3V，表三輸入電壓為3.6V。由表一～三可見其平均值(即上升時間與下降時間的百分比)相當于1，此即表示利用本裝置可使上升時間與下降時間匹配(Match)的相當好。
綜合上面所述，本發(fā)明的差動輸出驅動裝置是藉由調整所輸入的偏壓電流值，以達到上升時間與下降時間匹配的目的，并且經(jīng)由上述的實際模擬結果更驗證了本發(fā)明的技術成效，因此具產(chǎn)業(yè)價值，進而達到發(fā)展本發(fā)明的發(fā)明目的。
權利要求
1.一種差動輸出驅動裝置，用以接收具有一特定范圍的一種差動輸入電壓，其中該特定范圍是指一較高電壓的第一部份及一較低電壓的第二部份，可使該第一部份及第二部份的輸出電壓獲得相同的電壓變化率，其特征在于，包括一降壓電路，用以接收該較高電壓的該第一部份，并將該較高電壓調降成一第一輸出電壓；一升壓電路，用以接收該較低電壓的該第二部份，并將該較低電壓調降成一第二輸出電壓；一第一補償電路，其是電連接該降壓電路，并提供一第一偏壓使該第一輸出電壓轉換成一第一補償電壓；以及一第二補償電路，其是電連接該升壓電路，并提供一第二偏壓使該第二輸出電壓轉換成一第二補償電壓，其中該第二補償電壓與該第一補償電壓具有相同的電壓變化率，俾使該裝置能產(chǎn)生一具有規(guī)律波形的周期性輸出電壓。
2.如權利要求1所述的裝置，其特征在于，該差動輸出驅動裝置是適用于一通用序列總線界面的傳輸端。
3.如權利要求1所述的裝置，其特征在于，該較高電壓的該第一部份為3～5伏特。
4.如權利要求1所述的裝置，其特征在于，該較低電壓的該第二部份為0～3伏特。
5.如權利要求1所述的裝置，其特征在于，該降壓電路是由一第一P型金屬氧化物半導體晶體管、一第一及一第二N型金屬氧化物半導體晶體管所組成。
6.如權利要求5所述的裝置，其特征在于，該第二N型金屬氧化物半導體晶體管是作為一開關。
7.如權利要求5所述的裝置，其特征在于，該第一N型金屬氧化物半導體晶體管是可由至少一組以上的N型金屬氧化物半導體晶體管所串接而成。
8.如權利要求5所述的裝置，其特征在于，該第二N型金屬氧化物半導體晶體管是可由至少一組以上的N型金屬氧化物半導體晶體管所串接而成。
9.如權利要求5所述的裝置，其特征在于，該第一P型金屬氧化物半導體晶體管是提供一第三偏壓，且該第三偏壓與該較高電壓會藉由分壓作用而使該第一N型金屬氧化物半導體晶體管產(chǎn)生該第一輸出電壓。
10.如權利要求9所述的裝置，其特征在于，該第三偏壓是等效于該第二偏壓。
11.如權利要求1所述的裝置，其特征在于，該第一補償電路是由一第二P型金屬氧化物半導體晶體管、一第三及一第四N型金屬氧化物半導體晶體管所組成。
12.如權利要求11所述的裝置，其特征在于，該第二P型金屬氧化物半導體晶體管是用作一開關。
13.如權利要求11所述的裝置，其特征在于，該第二P型金屬氧化物半導體晶體管是可由至少一組以上的P型金屬氧化物半導體晶體管所串接而成。
14.如權利要求11所述的裝置，其特征在于，該第三N型金屬氧化物半導體晶體管可由至少一組以上的N型金屬氧化物半導體晶體管所串接而成。
15.如權利要求11所述的裝置，其特征在于，該第四P型金屬氧化物半導體晶體管是提供該第一偏壓，且該第一偏壓與該第一輸出電壓藉由分壓作用而使該第三N型金屬氧化物半導體晶體管產(chǎn)生該第一補償電壓。
16.如權利要求1所述的裝置，其特征在于，該升壓電路是由一第三、第四P型金屬氧化物半導體晶體管及一第五N型金屬氧化物半導體晶體管所組成。
17.如權利要求16所述的裝置，其特征在于，該第三P型金屬氧化物半導體晶體管是用作一開關。
18.如權利要求16所述的裝置，其特征在于，該第二P型金屬氧化物半導體晶體管是可由至少一組以上的P型金屬氧化物半導體晶體管所串接而成。
19.如權利要求16所述的裝置，其特征在于，該第二P型金屬氧化物半導體晶體管是可由至少一組以上的P型金屬氧化物半導體晶體管所串接而成。
20.如權利要求16所述的裝置，其特征在于，該第五N型金屬氧化物半導體晶體管是提供一第四偏壓，且該第四偏壓與該較低電壓藉由分壓作用而使該第四P型金屬氧化物半導體晶體管產(chǎn)生該第二輸出電壓。
21.如權利要求20所述的裝置，其特征在于，該第四偏壓是等效于該第一偏壓。
22.如權利要求1所述的裝置，其特征在于，該第二補償電路是由一第五、第六P型金屬氧化物半導體晶體管及一第六N型金屬氧化物半導體晶體管所組成。
23.如權利要求22所述的裝置，其特征在于，該第二P型金屬氧化物半導體晶體管是用作一開關。
24.如權利要求22所述的裝置，其特征在于，該第二P型金屬氧化物半導體晶體管是可由至少一組以上的P型金屬氧化物半導體晶體管所串接而成。
25.如權利要求22所述的裝置，其特征在于，該第二P型金屬氧化物半導體晶體管是由至少一組以上的P型金屬氧化物半導體晶體管所串接而成。
26.如權利要求25所述的裝置，其特征在于，該第五P型金屬氧化物半導體晶體管是提供該第二偏壓，且該第二偏壓與該第二輸出電壓會藉由分壓作用而使該第六P型金屬氧化物半導體晶體管產(chǎn)生該第二補償電壓。
27.如權利要求1所述的裝置，其特征在于，該第一偏壓是等效于該第二偏壓。
28.一種差動輸出驅動系統(tǒng)，是包括一第一差動輸出驅動裝置及一第二差動輸出驅動裝置并聯(lián)，用以分別接收一較高電壓的第一部份及一較低電壓的第二部份，可使該第一部份及第二部份的輸出電壓獲得相同的電壓變化率，其特征在于，該第一差動輸出驅動裝置包括有一第一分壓器，用以接收該較高電壓的該第一部份，并將該較高電壓調降成一第一輸出電壓；一第一補償器，其是電連接該分壓器，并提供一第一偏壓使該第一輸出電壓轉換成一第一補償電壓；又該第二差動輸出驅動裝置包括有一第二分壓器，用以接收該較低電壓的該第二部份，并將該較低電壓調降成一第二輸出電壓；以及一第二補償器，其是電連接該第二分壓器，并提供一第二偏壓使該第二輸出電壓轉換成一第二補償電壓，其中該第二補償電壓與該第一補償電壓具有相同的電壓變化率，以使該系統(tǒng)能產(chǎn)生一具有規(guī)律波形的周期性輸出電壓組。
29.如權利要求28所述的系統(tǒng)，其特征在于，該差動輸出驅動系統(tǒng)是適用于一通用序列總線界面的傳輸端。
30.如權利要求28所述的系統(tǒng)，其特征在于，該較高電壓的該第一部份為3～5伏特。
31.如權利要求28所述的系統(tǒng)，其特征在于，該較低電壓的該第二部份為0～3伏特。
32.如權利要求28所述的系統(tǒng)，其特征在于，該第一分壓器等效于該第二分壓器。
33.如權利要求28所述的系統(tǒng)，其特征在于，該第一補償器等效于該第二補償器。
34.如權利要求28所述的系統(tǒng)，其特征在于，該第一偏壓是等效于該第二偏壓。
35.如權利要求28所述的系統(tǒng)，其特征在于，該輸出電壓組具有一交越輸出電壓。
36.如權利要求35所述的系統(tǒng)，其特征在于，該交越輸出電壓是為該較高電壓的該第一部份及較低電壓的第二部份的平均值。
全文摘要
一種差動輸出驅動裝置，用以輸出可匹配的差動輸出電壓，包括一較高電壓的第一部份及一較低電壓的第二部份，可使第一部份及第二部份的輸出電壓獲得相同的電壓變化率，其包含一降壓電路，用以接收較高電壓的第一部份，并將較高電壓調降成一第一輸出電壓；一升壓電路，用以接收較低電壓的第二部份，并將較低電壓調降成一第二輸出電壓；一第一補償電路，其是電連接降壓電路，并提供一第一偏壓使第一輸出電壓轉換成一第一補償電壓；以及一第二補償電路，其是電連接升壓電路，并提供一第二偏壓使第二輸出電壓轉換成一第二補償電壓，其中第二補償電壓與第一補償電壓具有相同的電壓變化率，以使裝置能產(chǎn)生一具有實質上規(guī)律波形的周期性輸出電壓。
文檔編號H03F3/45GK1505261SQ0215265
公開日2004年6月16日 申請日期2002年11月28日 優(yōu)先權日2002年11月28日
發(fā)明者邱瑞德, 王錫源 申請人:華邦電子股份有限公司