專利名稱：具有相位旋轉(zhuǎn)器的鎖相環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在有線媒體上的單向串行鏈路，例如包括模擬發(fā)射機(jī)部分和模擬接收機(jī)部分的芯片-芯片或卡-卡互連。
背景技術(shù)：
串行數(shù)據(jù)必須在有線媒體上進(jìn)行傳送。發(fā)射和接收部分包括相互用線連接的芯片和卡-卡互連。該傳送媒體可以是印刷電路板、連接器、底板(backplain)接線、光纖或電纜的組合?；ミB可以包括其自身的功率、數(shù)據(jù)和時(shí)鐘脈沖源，或者可以從主機(jī)模塊中導(dǎo)出這些功能。這種數(shù)據(jù)通常通過(guò)并行數(shù)據(jù)總線例如ISA、PCI、PCI-X等傳送。這種并行鏈路的一個(gè)缺點(diǎn)是由于微處理器性能改善所以傳送速率減慢，從而導(dǎo)致數(shù)據(jù)傳送頻帶寬度通常超過(guò)I/O傳送速率。還有，ASIC I/O計(jì)數(shù)較高。另外，采用并行數(shù)據(jù)總線的系統(tǒng)集成I/O計(jì)數(shù)較高。最終，與使用并行數(shù)據(jù)總線相關(guān)的整體系統(tǒng)成本也容易較高。
現(xiàn)有技術(shù)嘗試通過(guò)利用涉及多種方案的串行通信系統(tǒng)來(lái)克服這些困難和缺點(diǎn)。例如，一些曾經(jīng)使用過(guò)無(wú)載波幅度/相位(CAP)調(diào)制方案。其他人則曾經(jīng)使用過(guò)線性壓縮/解壓縮和數(shù)字信號(hào)處理技術(shù)來(lái)進(jìn)行頻率調(diào)制。還有一些使用線性(模擬)相位旋轉(zhuǎn)器來(lái)只是恢復(fù)輸入信號(hào)的載波。一些采用通帶進(jìn)行傳送，這限制了所通過(guò)的頻率的頻帶寬度，而不是采用其中信號(hào)沒(méi)有被共享并且頻率沒(méi)有受到限制的基帶信道。
發(fā)明概述根據(jù)本發(fā)明的一個(gè)方面，提供一種統(tǒng)一串行鏈路系統(tǒng)，它包括一發(fā)射機(jī)部分和一接收機(jī)部分，所述發(fā)射機(jī)部分和所述接收機(jī)部分中的一個(gè)還包括a.一鎖相環(huán)控制電路；b.與所述鎖相環(huán)控制電路連接的一相位旋轉(zhuǎn)器電路；c.與所述相位旋轉(zhuǎn)器電路連接的一相位緩沖器電路；以及d.與所述相位緩沖器電路連接的一均衡驅(qū)動(dòng)器電路；其中所述相位旋轉(zhuǎn)器電路構(gòu)成用來(lái)從鎖相環(huán)電路中獲取一時(shí)鐘相位并且按模計(jì)算轉(zhuǎn)換成所期望的相角。
根據(jù)本發(fā)明的第二方面，提供一種用于提供一統(tǒng)一串行鏈路的方法，該方法包括以下步驟a.提供一鎖相環(huán)控制電路；b.該鎖相環(huán)控制電路產(chǎn)生出一時(shí)鐘相位；c.使一相位旋轉(zhuǎn)器電路與所述鎖相環(huán)控制電路連接；d.所述相位旋轉(zhuǎn)器電路接收來(lái)自所述鎖相環(huán)控制電路的時(shí)鐘相位；e.所述相位旋轉(zhuǎn)器電路將所述時(shí)鐘相位按模計(jì)算轉(zhuǎn)換成一所期望的相角；f.使一相位緩沖器電路與所述相位旋轉(zhuǎn)器電路連接；并且g.所述相位緩沖器電路將所述相角緩沖至一均衡驅(qū)動(dòng)器。
用于在有線媒體上傳送數(shù)字?jǐn)?shù)據(jù)的統(tǒng)一串行鏈路系統(tǒng)和方法包括一發(fā)射機(jī)和一接收機(jī)。該系統(tǒng)包括一鎖相環(huán)(PLL)控制電路、一相位旋轉(zhuǎn)器電路、一相位緩沖電路以及一均衡驅(qū)動(dòng)器電路。所述相位旋轉(zhuǎn)器電路構(gòu)成為從鎖相環(huán)控制電路中獲取時(shí)鐘相位，并且將所述時(shí)鐘相位按模計(jì)算轉(zhuǎn)換成一所期望的相角。一個(gè)實(shí)施方案包括具有一數(shù)字粗環(huán)路和一模擬細(xì)環(huán)路的雙環(huán)PLL、多階段電壓控制振蕩器、一電壓比較器、一PLL控制邏輯電路、一數(shù)字-模擬計(jì)數(shù)器和一低通濾波器。所述細(xì)環(huán)包括所述振蕩器、一頻率驅(qū)動(dòng)器、一相位-頻率檢測(cè)器、一電荷泵和一環(huán)路濾波器。
本發(fā)明涉及一種包括邏輯發(fā)射機(jī)部分和邏輯接收機(jī)部分的統(tǒng)一數(shù)字結(jié)構(gòu)。該統(tǒng)一數(shù)字結(jié)構(gòu)的一個(gè)實(shí)施方案包括一包含有一鎖相環(huán)(PLL)的邏輯發(fā)射機(jī)部分、一雙位數(shù)據(jù)寄存器、一有限脈沖響應(yīng)(FIR)濾波器和一發(fā)送數(shù)據(jù)寄存器。所述統(tǒng)一數(shù)字結(jié)構(gòu)還包括一偽隨機(jī)二進(jìn)制脈沖序列(PRBS)發(fā)生器和一檢驗(yàn)器。該數(shù)字接收器部分包含一PLL、一FIR相位旋轉(zhuǎn)器和一相位旋轉(zhuǎn)器控制狀態(tài)機(jī)以及一時(shí)鐘緩沖器，并且還可以包括一偽隨機(jī)二進(jìn)制脈沖序列(PRBS)發(fā)生器和一用于進(jìn)行診斷的檢驗(yàn)器。
附圖的簡(jiǎn)要說(shuō)明

圖1為一高級(jí)線圖，顯示出在串行鏈路的一發(fā)射機(jī)部分和一接收機(jī)部分之間的有線互連；圖2為一方框圖，顯示出該結(jié)構(gòu)的發(fā)射機(jī)部分的電路系統(tǒng)的操作；圖3為一方框圖，顯示出該結(jié)構(gòu)的接收機(jī)部分的電路系統(tǒng)的操作；圖4為用于鎖相環(huán)的控制電路的圖解說(shuō)明；圖5為一發(fā)射機(jī)結(jié)構(gòu)的方框圖；圖6為一接收機(jī)結(jié)構(gòu)的方框圖；圖7顯示出相位旋轉(zhuǎn)器控制的求平均值模式；圖8顯示出相位旋轉(zhuǎn)器控制的求平均值模式的另一個(gè)實(shí)施方案；圖9為一發(fā)射機(jī)結(jié)構(gòu)的方框圖；圖10為一環(huán)路濾波器的示意圖；圖11為一傳送VCO的示意圖；圖12為一傳送VCO延遲單元的示意圖；圖13為一接收機(jī)結(jié)構(gòu)的方框圖；圖14為一接收機(jī)電路的示意圖；圖15為一差動(dòng)放大器的示意圖；圖16為一接收取樣鎖存器的示意圖；圖17為一接收VCO的示意圖；圖18為一鎖存緩沖器的示意圖；圖19為一反相緩沖器的示意圖；圖20為一雙環(huán)PLL的另一個(gè)實(shí)施方案的方框圖；圖21為圖20的粗環(huán)路的方框圖；圖22為一相位旋轉(zhuǎn)器和相位緩沖器的外形的方框圖；圖23為一相位旋轉(zhuǎn)器柵偏壓(cbias)的示意圖；圖24為一相位旋轉(zhuǎn)器電流緩沖器的示意圖；圖25為一相位旋轉(zhuǎn)器電流緩沖器六個(gè)包裝的方框圖；圖26為一相位旋轉(zhuǎn)器電流緩沖器陣列的示意圖；圖27為一相位旋轉(zhuǎn)器磁芯電路六個(gè)包組裝的方框圖；圖28為一相位旋轉(zhuǎn)器磁芯電路的示意圖；圖29為一相位旋轉(zhuǎn)器磁芯緩沖器電路的示意圖；圖30為一相位旋轉(zhuǎn)器磁芯緩沖存儲(chǔ)器緩沖后電路的示意圖；圖31為表征具有八級(jí)/相位環(huán)振蕩器的另一個(gè)實(shí)施方案的方框圖；圖32為通過(guò)相位旋轉(zhuǎn)器來(lái)逐步改變輸出相位的圖形示意圖；圖33為相位旋轉(zhuǎn)器的六個(gè)相位型式的簡(jiǎn)化示意圖；并且圖34為圖33的相位旋轉(zhuǎn)器的電路部件的一個(gè)的祥視圖。
優(yōu)選實(shí)施方案的詳細(xì)說(shuō)明現(xiàn)在參照這些附圖，當(dāng)前參照?qǐng)D1，該圖顯示出ASIC的互連的高級(jí)線圖，顯示出位于該連接的一側(cè)上的發(fā)射機(jī)和位于該連接的另一側(cè)上的接收機(jī)，有幾個(gè)不同的發(fā)射機(jī)和接收用以便通過(guò)信息。該實(shí)施方案可以采用幾種不同結(jié)構(gòu)中的任一種來(lái)實(shí)施，例如印刷電路板、連接器、底板接線、光纖或電纜的組合。如所示一樣，所述實(shí)施位于在傳送部分和接收部分之間的只有硬連線的背板上。
如在圖1中可以看出，背板10在其上安裝有一對(duì)印刷電路(PC)插件板12a和12b。每個(gè)電路插件板12a和12b分別設(shè)有相互連接的ASIC芯片14a和14b。每個(gè)ASIC14a、14b至少具有一個(gè)發(fā)射機(jī)16，并且如所示一樣具有兩個(gè)這種發(fā)射機(jī)，但是可以設(shè)置更多個(gè)。還有，每個(gè)ASIC14a、14b設(shè)有至少一個(gè)接收機(jī)18；所示的實(shí)施方案顯示出兩個(gè)接收機(jī)18，但是如上面針對(duì)發(fā)射機(jī)16所述一樣，可以設(shè)置兩個(gè)以上的接收機(jī)。一般來(lái)說(shuō)，發(fā)射機(jī)16和接收機(jī)18可以成對(duì)設(shè)置，因?yàn)閿?shù)據(jù)通常必須沿著兩個(gè)方向流動(dòng)并且在這里所述的連接是單向的。在ASIC14a或14b上的每個(gè)發(fā)射機(jī)16包括使在一個(gè)ASIC14a或14b上的發(fā)射機(jī)16與在另一個(gè)ASIC14a或14b上的接收機(jī)相互連接的單向硬連線串行總線20。通過(guò)在每個(gè)ASIC14a或14b上具有成對(duì)的發(fā)射機(jī)和接收機(jī)，從而提供雙向通信。
簡(jiǎn)要地說(shuō)，每個(gè)發(fā)射機(jī)16已經(jīng)將并行數(shù)字?jǐn)?shù)據(jù)存儲(chǔ)在寄存器24中(圖2)。發(fā)射機(jī)16該存儲(chǔ)在一個(gè)ASIC例如14a中的寄存器24中的并行數(shù)字?jǐn)?shù)據(jù)轉(zhuǎn)換成串行模擬形式，從該串行總線20中的一個(gè)將以串行模擬形式的數(shù)據(jù)傳送給在相對(duì)ASIC例如14b上與之相關(guān)的接收機(jī)18。接收機(jī)18將模擬異步串行數(shù)據(jù)轉(zhuǎn)換成以數(shù)字形式的用于在寄存器中的存儲(chǔ)器68(圖3)的同步并行數(shù)字?jǐn)?shù)據(jù)。
因此，在這里串行鏈路的功能在于以一種有效的方式獲取在寄存器中的并行數(shù)據(jù)，以異步串行模擬形式傳送該數(shù)據(jù)，并且將它重新轉(zhuǎn)換成同步并行數(shù)字?jǐn)?shù)據(jù)。
現(xiàn)在參照?qǐng)D2，該圖顯示出發(fā)射機(jī)16的電路功能的方框圖?？梢钥闯?，發(fā)射機(jī)16包括一位寄存器24。通常，這是一八位或十位寄存器，但是也可以使用其它規(guī)格的寄存器。該具體寄存器24的說(shuō)明將針對(duì)十位寄存器。十位選擇器26的兩位設(shè)置成每次從寄存器24中連續(xù)選擇兩位。這是在計(jì)數(shù)器38的同步控制下完成的。要理解的是，每次可以從寄存器24中讀取不是兩位。但是，該數(shù)目必須可以被在寄存器24中的位數(shù)整除。因此，在十位寄存器的情況中，該數(shù)目可以為1、2或5，并且在八位寄存器的情況中，該數(shù)目可以是1、2、4。優(yōu)選為兩位。
由選擇器26從寄存器24中選出的兩位中的每一位被提供給位鎖存器28a或28b。這個(gè)選擇和輸送也是在計(jì)數(shù)器38的同步控制下進(jìn)行的。然后也在計(jì)數(shù)器38的同步控制下將這些位從鎖存器28a和28b輸送給多路復(fù)用器，然后輸送給一位(one-bit)鎖存器32。從該一位鎖存器32中將這些位輸送給驅(qū)動(dòng)器均衡器34。該均衡器將從鎖存器32接收到的數(shù)字位轉(zhuǎn)換成包含被轉(zhuǎn)換數(shù)字位的串行模擬信號(hào)輸出35。
設(shè)有一單相位全率鎖相環(huán)36，它將為鎖存器32和驅(qū)動(dòng)器均衡器34的動(dòng)作計(jì)時(shí)，并且還將促動(dòng)計(jì)數(shù)器38，該計(jì)數(shù)器具有提供給多路復(fù)用器30、鎖存器28a和28b、選擇器26和十位寄存器24的輸入。該鎖相環(huán)36將一時(shí)鐘脈沖信號(hào)作為其輸入，如所示一樣這個(gè)信號(hào)可以來(lái)自時(shí)鐘40的內(nèi)部或外部。計(jì)數(shù)器38用于通過(guò)選擇器26從寄存器24提取這些位的操作以便輸送給鎖存器28a和28b。還有，計(jì)數(shù)器操作以形成從鎖存器28a和28b將這些位同步輸送給多路復(fù)用器30并且從中輸送給鎖存器32。在驅(qū)動(dòng)器均衡器34處，將同步接收的數(shù)字位轉(zhuǎn)換成串行模擬信號(hào)35。在下面將參照?qǐng)D4-34對(duì)發(fā)射機(jī)16的各個(gè)部件例如位寄存器24、選擇器26、寄存器28a和28b、多路復(fù)用器30、寄存器32、單相全率鎖相環(huán)36以及計(jì)數(shù)器38進(jìn)行更詳細(xì)地說(shuō)明。如上所述，接收機(jī)18接收異步模擬信號(hào)，并且將它轉(zhuǎn)換成與在寄存器24中的數(shù)字位相對(duì)應(yīng)的同步數(shù)字并行信號(hào)以便存儲(chǔ)在接收機(jī)18中。
現(xiàn)在參照?qǐng)D3，該圖顯示出一方框圖，顯示出用于將異步模擬串行信號(hào)35轉(zhuǎn)換成用于存儲(chǔ)在接收機(jī)18中的同步數(shù)字并行數(shù)字位以便存儲(chǔ)位的結(jié)構(gòu)和電路功能。串行模擬異步信號(hào)35由信號(hào)接收部件50接收，該部件將該模擬信號(hào)輸送給取樣寄存器52。在取樣寄存器52中，通過(guò)在數(shù)據(jù)檢測(cè)和邊緣檢測(cè)電路58和多相半率鎖相環(huán)60的控制下操作的相位旋轉(zhuǎn)器54將該模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)。該技術(shù)通過(guò)取樣并且優(yōu)選通過(guò)多重取樣來(lái)處理在模擬數(shù)據(jù)中的數(shù)據(jù)的兩個(gè)邊緣并且將在模擬信號(hào)中的該數(shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)位。優(yōu)選的是，采用多重取樣來(lái)確定每個(gè)得到的數(shù)據(jù)位的近似中點(diǎn)。過(guò)取樣電路將在選擇器62中的異步模擬串行信號(hào)轉(zhuǎn)換成以兩位的增量輸送給移位寄存器64的數(shù)字輸出63。由相位旋轉(zhuǎn)器54促動(dòng)的計(jì)數(shù)器66在移位寄存器64上操作以將兩位數(shù)字信號(hào)作為十位同步信號(hào)輸出給十位寄存器68。下面將參照?qǐng)D4-34對(duì)接收機(jī)18的操作進(jìn)行詳細(xì)說(shuō)明。
因此通過(guò)發(fā)射機(jī)16將作為并行數(shù)據(jù)存儲(chǔ)在十位寄存器24中的十位數(shù)字位轉(zhuǎn)換成在總線20上異步傳輸?shù)漠惒侥M串行信號(hào)35，然后通過(guò)接收機(jī)18將該異步模擬信號(hào)35重構(gòu)為在寄存器68中的原始十位并行數(shù)字位。
如在下面參照?qǐng)D4至8所述一樣，發(fā)射機(jī)PLL36和接收機(jī)PLL60每個(gè)都設(shè)置成具有一數(shù)字粗環(huán)路和一模擬細(xì)環(huán)路的雙環(huán)鎖相環(huán)控制電路。
PLL控制結(jié)構(gòu)用來(lái)為雙環(huán)PLL提供粗PLL控制環(huán)路。通過(guò)將在參考時(shí)鐘和PLL時(shí)鐘上運(yùn)行的兩個(gè)Grey計(jì)數(shù)器進(jìn)行比較來(lái)確定鎖定。通過(guò)監(jiān)測(cè)來(lái)自PLL(V Fine H)的表示處于其操作范圍的哪一半的信號(hào)來(lái)控制設(shè)定PLL的粗控制電壓的數(shù)字-模擬轉(zhuǎn)換(DAC)位。圖4顯示出PLL控制電路。
更具體地說(shuō)，圖4顯示出全數(shù)據(jù)速率PLL110。該P(yáng)LL是所傳送的數(shù)據(jù)的時(shí)鐘脈沖源，并且以例如2-3Gbps的全數(shù)據(jù)速率運(yùn)行。需要來(lái)自參考時(shí)鐘112的穩(wěn)定頻率來(lái)確定是否將PLL鎖定在其正確頻率上。該時(shí)鐘112在1/4全數(shù)據(jù)率下工作。例如對(duì)于2.5Gbps的工作數(shù)據(jù)率而言采用625Mhz時(shí)鐘頻率。使單個(gè)時(shí)鐘相位緩沖，將它帶出PLL，并且被用來(lái)打入相位緩沖電路。
該P(yáng)LL包含一四級(jí)壓控環(huán)振蕩器(VCO)、一4X分頻器、相位檢測(cè)器、電荷泵和環(huán)路濾波器。這些元件形成“細(xì)”控制環(huán)路。VCO具有一“細(xì)”模擬和一“粗”數(shù)字控制電壓以便減小該細(xì)環(huán)路的所需要的增益。該VCO能夠通過(guò)調(diào)節(jié)在延遲單元內(nèi)的局部反饋以及控制在VCO內(nèi)的反饋來(lái)改變振蕩速度，以便進(jìn)行速度增強(qiáng)。除了這些細(xì)控制環(huán)路元件之外，該P(yáng)LL110還包含一標(biāo)準(zhǔn)信號(hào)發(fā)生器、一電壓比較器、PLL控制邏輯電路、一低通濾波器和一數(shù)字-模擬計(jì)數(shù)器132。這些元件形成粗控制環(huán)路。
細(xì)控制環(huán)路是一普通的模擬環(huán)路，并且用來(lái)為傳送機(jī)提供一穩(wěn)定、低噪、低跳動(dòng)時(shí)鐘脈沖源。細(xì)控制環(huán)路的具體細(xì)節(jié)在本領(lǐng)域是公知的，并且其自身沒(méi)有包括本發(fā)明的任何部件。
粗控制環(huán)路是基于“漏的”環(huán)路濾波電容器的普通模擬控制環(huán)路的數(shù)字形式。這種環(huán)路依賴于從環(huán)路濾波電容器(電容)的泄漏來(lái)與VCO的頻率無(wú)關(guān)地沿著特定方向驅(qū)動(dòng)控制電壓。相位檢測(cè)器和只是用來(lái)增加在濾波電容器上的電荷的電荷泵補(bǔ)償了該泄漏。該環(huán)路在被添加到該電容器的電荷平衡正在泄漏的電荷時(shí)是穩(wěn)定的。
將來(lái)自標(biāo)準(zhǔn)信號(hào)源112的信號(hào)輸送進(jìn)參考計(jì)數(shù)器118。預(yù)分頻器114將來(lái)自PLL110的頻率分成1/4。頻率比較器120將來(lái)自PLL計(jì)數(shù)器116的頻率與參考計(jì)數(shù)器118的頻率進(jìn)行比較以確定分成四個(gè)PLL110輸出和參考時(shí)鐘112是否以相同的頻率運(yùn)行以及是否以相同的速率進(jìn)行計(jì)數(shù)。在一段時(shí)間例如10位計(jì)數(shù)(如由頻率定時(shí)器所確定的一樣)上將兩個(gè)計(jì)數(shù)器116、118進(jìn)行比較。在這個(gè)10位計(jì)數(shù)上，如果比較器確定計(jì)數(shù)值保持彼此相距固定間隔的話，則比較器120確認(rèn)PLL110被鎖定。該P(yáng)LL鎖存器124監(jiān)測(cè)了頻率定時(shí)器的輸出。在每次頻率定時(shí)器122到達(dá)其最大計(jì)數(shù)時(shí)，使PLL計(jì)數(shù)器116和參考計(jì)數(shù)器118復(fù)原。因此，在每次頻率計(jì)數(shù)器122中斷時(shí)進(jìn)行該比較。在間隔期間如果兩個(gè)計(jì)數(shù)器116、118沒(méi)有相互比較或者頻率比較器120沒(méi)有變真的話，則假設(shè)這些時(shí)鐘被鎖定，因?yàn)橛?jì)數(shù)器沒(méi)有相互趕上。但是，如果頻率定時(shí)器122中斷并且頻率比較器120已經(jīng)比較了參考計(jì)數(shù)和PLL計(jì)數(shù)，則它宣布PLL沒(méi)有被鎖定。如果頻率定時(shí)器122宣布PLL沒(méi)有被鎖定，則使這兩個(gè)計(jì)數(shù)器復(fù)原。
V_fine_H信號(hào)從發(fā)射機(jī)的模擬部分引入，并且表示該細(xì)環(huán)路處在其范圍的中間處。當(dāng)PLL鎖定并且細(xì)環(huán)路對(duì)中時(shí)，該信號(hào)可以從中心上下移動(dòng)一些緯度。然后這使得該系統(tǒng)出現(xiàn)微擾例如溫度變化。來(lái)自PLL和細(xì)環(huán)路的信號(hào)是不同步的，并且通向取樣鎖存器128。如果V_fine_H信號(hào)沒(méi)有開(kāi)始并且PLL鎖定信號(hào)沒(méi)有開(kāi)始，則施加“上行”信號(hào)。這使得判斷計(jì)數(shù)器134計(jì)數(shù)完了，從而使得DAC計(jì)數(shù)器132也計(jì)數(shù)完了。當(dāng)這些條件中的兩個(gè)被滿足時(shí)，該系統(tǒng)停止計(jì)數(shù)。
DAC計(jì)數(shù)器是一對(duì)分檢索計(jì)數(shù)器，具有從000000計(jì)數(shù)到111111的64個(gè)可能級(jí)。該計(jì)數(shù)器逐步經(jīng)過(guò)所有不同的設(shè)定直到它找到PLL將鎖定的設(shè)定。
在粗控制環(huán)路中的PLL控制邏輯電路具有一可逆計(jì)數(shù)器130、其數(shù)值表示在環(huán)路濾波器電容器上的電荷。該計(jì)數(shù)器130緩慢遞增至出現(xiàn)泄漏。電壓比較器根據(jù)細(xì)控制電壓是否在其范圍的上半部或是下半部中工作而較高或較低。為了平衡該泄漏，控制邏輯電路對(duì)比較器輸出進(jìn)行取樣。在顯示出上界操作的多重取樣之后，可逆計(jì)數(shù)器遞增一表示增加到環(huán)路濾波電容器上的電荷。DAC和低通濾波器將可逆計(jì)數(shù)器輸出轉(zhuǎn)換成控制電壓。粗控制環(huán)路用來(lái)波長(zhǎng)制造工藝變化和由于電源和溫度漂移而導(dǎo)致相對(duì)較低的頻率但是較大的變化。
傳送相位緩沖器包括設(shè)計(jì)成與PLL的預(yù)驅(qū)動(dòng)部分連接并且只向PLL提供輕加感的電路。該相位緩沖器逐出到鎖存器，從而提供對(duì)于全率設(shè)計(jì)所必須的時(shí)鐘脈沖?？紤]到所估計(jì)的凈負(fù)載，該相位緩沖器還必須提供足夠的上升和降落時(shí)間。
驅(qū)動(dòng)器/均衡器包括由有限脈沖響應(yīng)(FIR)型濾波器功能來(lái)控制的電流型差分驅(qū)動(dòng)電路。該濾波器是通過(guò)包含有電流傳出數(shù)據(jù)位的移位寄存器和三個(gè)預(yù)先位的函數(shù)關(guān)系的組合來(lái)實(shí)現(xiàn)的。該移位寄存器反過(guò)來(lái)控制了加權(quán)電流驅(qū)動(dòng)器的促動(dòng)。輸出變換函數(shù)其大體形式為H(Z)＝Ab0+Ab1Z-1+Ab2Z-2+Ab3Z-3，其中bn系數(shù)的數(shù)值為負(fù)數(shù)。通過(guò)在邏輯電路中的寄存器數(shù)值來(lái)設(shè)定這些系數(shù)的數(shù)值。這些系數(shù)數(shù)值的確定因素包括傳送媒體的特性、傳送速度、所用的板式連接器的類型、芯片包裝的類型等。在必要的轉(zhuǎn)換成差分信號(hào)形式并且控制驅(qū)動(dòng)器所需要的加電之后，將這些數(shù)據(jù)位輸送給發(fā)射機(jī)。
發(fā)射機(jī)結(jié)構(gòu)是一種多路復(fù)用全率系統(tǒng)。它由三個(gè)主要模擬部件支持一全數(shù)據(jù)率PLL、用來(lái)給用于驅(qū)動(dòng)器的PLL信號(hào)重配動(dòng)力的相位緩沖器以及一具有內(nèi)置預(yù)加重均衡的片外驅(qū)動(dòng)器。另外，具有用于PLL測(cè)試的專用電路。圖5顯示出該發(fā)射機(jī)結(jié)構(gòu)的方框圖。PLL200正在控制以全位頻率運(yùn)行的四階段環(huán)振蕩器240。該P(yáng)LL由四個(gè)發(fā)射機(jī)共享。相位輸出被用作局部恢復(fù)時(shí)鐘脈沖，并且用來(lái)為驅(qū)動(dòng)器的FIR部分計(jì)時(shí)。與由PLL時(shí)鐘產(chǎn)生的字時(shí)鐘242同步地將字?jǐn)?shù)據(jù)(八位或十位)定時(shí)進(jìn)入寄存器。每次將該字?jǐn)?shù)據(jù)的兩位傳送至一雙位數(shù)據(jù)寄存器230，然后該寄存器一次將一位裝載到發(fā)送數(shù)據(jù)寄存器中。一全比特率將最終輸出傳送至驅(qū)動(dòng)器/均衡器部件226。該發(fā)射機(jī)還包含一偽隨機(jī)二進(jìn)制序列(PRBS)發(fā)生器和檢測(cè)器232，它使得能夠在環(huán)繞模式中進(jìn)行自我檢測(cè)并且用相應(yīng)的接收機(jī)進(jìn)行鏈路測(cè)試。
更詳細(xì)地說(shuō)，該發(fā)射機(jī)結(jié)構(gòu)從雙位數(shù)據(jù)寄存器230中獲取八位或十位數(shù)據(jù)，并且同步地一次將該數(shù)據(jù)的兩位通過(guò)一位選擇器212傳送給第一保持鎖存器214和一第二保持鎖存器216。該位選擇器212首先通過(guò)最低有效位然后通過(guò)下一個(gè)較低有效位來(lái)處理這兩個(gè)位數(shù)據(jù)對(duì)。計(jì)數(shù)器222跟蹤受到處理的對(duì)數(shù)以及在該對(duì)中的每位的順序。當(dāng)計(jì)數(shù)器感測(cè)到所有位偶已經(jīng)被串行化，則通知接口邏輯電路發(fā)送另一個(gè)用于進(jìn)行處理的字，并且將八位/十位寄存器定時(shí)成鎖定所要處理的新數(shù)據(jù)。第一和第二鎖存器214、216的內(nèi)容以交替的方式在雙位時(shí)鐘224的控制下傳送給雙位數(shù)據(jù)寄存器218，然后傳送給驅(qū)動(dòng)器/均衡器226。將來(lái)自該單個(gè)鎖存器220的位流傳送給驅(qū)動(dòng)器/均衡器226。該裝置獲取該位流并且產(chǎn)生電流型差分信號(hào)，該信號(hào)對(duì)于假定的媒體信道被頻率均衡。該均衡化是對(duì)于較長(zhǎng)的游程長(zhǎng)度而采用降低的電流電平來(lái)進(jìn)行的有限脈沖響應(yīng)(FIR)預(yù)加重型。
該驅(qū)動(dòng)均衡器包括電流型差動(dòng)驅(qū)動(dòng)電路，它們由為該目的而通常采用的FIR濾波器功能控制。該濾波器通過(guò)包含有當(dāng)前傳出數(shù)據(jù)位的移位寄存器和傳出數(shù)據(jù)的三個(gè)最近位的函數(shù)關(guān)系來(lái)實(shí)現(xiàn)。該移位寄存器還控制了加權(quán)電流驅(qū)動(dòng)器的活動(dòng)。
接收機(jī)結(jié)構(gòu)或磁芯是以三折過(guò)取樣半率系統(tǒng)，它具有54級(jí)相位旋轉(zhuǎn)器、高級(jí)數(shù)字開(kāi)關(guān)式控制電路和將靜態(tài)邊緣對(duì)中在位于兩個(gè)采樣之間的中間中的取樣處理算法的應(yīng)用裝置。接收器從串行接線發(fā)射機(jī)中獲取一信號(hào)例如一NRZ編碼基帶信號(hào)，并且使這些邊緣對(duì)準(zhǔn)一確定該信號(hào)在1’s和0’s之間切換的位置。對(duì)于其它信號(hào)而言，問(wèn)題在于這些邊緣之間的中點(diǎn)。這是通過(guò)對(duì)該信號(hào)進(jìn)行取樣并且根據(jù)該信號(hào)是否被太早或太遲取樣來(lái)產(chǎn)生出早期或晚期信號(hào)來(lái)實(shí)現(xiàn)的。當(dāng)早期信號(hào)的頻率大于晚期信號(hào)的頻率，則該系統(tǒng)沿著‘早期’方向漂移。相反，當(dāng)晚期信號(hào)的頻率大于‘早期’信號(hào)的頻率，則它沿著‘晚期’方向漂移。
當(dāng)前布置解決了通過(guò)采用過(guò)取樣根據(jù)過(guò)邊緣取樣作出不正確決定的問(wèn)題，該過(guò)取樣使用均勻間隔開(kāi)的樣本，但是沒(méi)有將樣本放在該位的邊緣上。相反，本發(fā)明如此設(shè)置這些樣本，從而沒(méi)有任何樣本位于位邊緣上，而是將這些樣本放在該邊緣的任一側(cè)上。該方法降低了在存在隨機(jī)相位噪聲的情況下不正確預(yù)測(cè)邊緣位置的可能性。該改進(jìn)之處直接影響了BER(比特差錯(cuò)率)，這是這些系統(tǒng)的主要目標(biāo)。
對(duì)該數(shù)據(jù)進(jìn)行過(guò)取樣，并且數(shù)字電路檢測(cè)在數(shù)據(jù)流中的邊緣位置。該數(shù)字電路不僅選擇最優(yōu)的數(shù)據(jù)樣本，而且如果所檢測(cè)的邊緣沒(méi)有處于其所期望的位置上，則還產(chǎn)生出早期和晚期信號(hào)。如果沒(méi)有發(fā)現(xiàn)任何邊緣，則不產(chǎn)生任何信號(hào)。三個(gè)或多個(gè)均勻間隔的樣本使得在邊緣的檢測(cè)上的誤差更少，因?yàn)樗鼪](méi)有對(duì)中在數(shù)據(jù)邊緣并且更不容易作出連續(xù)不正確的判斷。該接收機(jī)結(jié)構(gòu)是三重過(guò)取樣半率系統(tǒng)，它具有一54級(jí)相位旋轉(zhuǎn)器以及一算法例如自適應(yīng)樣本處理算法，從而將位邊緣對(duì)中在兩個(gè)樣本之間的中間中。
鎖相環(huán)(PLL)控制了以1/2位頻率運(yùn)行的三級(jí)壓控環(huán)振蕩器(VCO)。每一級(jí)包括與n型MOS(金屬氧化物半導(dǎo)體)晶體管連接的壓控電流源。該電流源優(yōu)選為一p型MOS晶體管。振蕩器由一電壓信號(hào)和一電流信號(hào)控制。
每個(gè)PLL可以由多個(gè)接收機(jī)共享。將來(lái)自VCO的六個(gè)相位輸送進(jìn)具有54個(gè)間隔為2δ的相位旋轉(zhuǎn)器。通過(guò)具有六個(gè)相位的有效脈沖響應(yīng)(FIR)相位旋轉(zhuǎn)器產(chǎn)生出這54步，每個(gè)相位具有三個(gè)中間削波相位階躍，每個(gè)相位階躍進(jìn)一步被分成三個(gè)。
該旋轉(zhuǎn)器的六個(gè)輸出被緩沖，這些邊緣被整形以對(duì)具有兩倍頻率的信號(hào)進(jìn)行取樣。這些相位輸出中的一個(gè)被用作局部恢復(fù)時(shí)鐘脈沖。時(shí)鐘緩沖器確保了它不會(huì)使該相位旋轉(zhuǎn)器負(fù)載過(guò)大。邏輯定時(shí)分析確定哪個(gè)相位是用作局部恢復(fù)時(shí)鐘脈沖的最優(yōu)相位。相位旋轉(zhuǎn)器的輸出部分抑制了共模信號(hào)并且執(zhí)行了限制信號(hào)。
然后將輸出輸送給相位緩沖器(具有來(lái)自相位旋轉(zhuǎn)器的信號(hào))，從而提供時(shí)鐘脈沖信號(hào)。在兩位間隔上獲取六個(gè)樣本。加入三個(gè)管線段以便將亞穩(wěn)態(tài)的可能性降低到比目標(biāo)比特差錯(cuò)率低得多的數(shù)值。這些階段還有助于使該數(shù)據(jù)與一個(gè)單時(shí)鐘相位對(duì)準(zhǔn)。為了能夠處理來(lái)自一個(gè)以上位間隔的信息以便恢復(fù)一個(gè)數(shù)據(jù)位，存儲(chǔ)器段重新使用來(lái)自前面取樣階段的四個(gè)樣本。因此，將總共10個(gè)樣本輸送進(jìn)半率邊緣和數(shù)據(jù)檢測(cè)相關(guān)部件，這些部件使用了模式識(shí)別算法。
該邊緣和數(shù)據(jù)檢測(cè)器的輸出是被恢復(fù)的兩位以及行進(jìn)到相位旋轉(zhuǎn)器控制狀態(tài)機(jī)的早期和晚期信號(hào)。為此使用具有自適應(yīng)步長(zhǎng)的開(kāi)關(guān)式控制電路。該旋轉(zhuǎn)器計(jì)數(shù)器和溫度代碼發(fā)生器為相位旋轉(zhuǎn)器產(chǎn)生出54個(gè)控制信號(hào)，并且這關(guān)閉了CDR環(huán)路。
數(shù)據(jù)通道由在每個(gè)半率循環(huán)期間裝有來(lái)自數(shù)據(jù)相關(guān)部件的兩位的移位寄存器構(gòu)成。使用源自PLL時(shí)鐘的字時(shí)鐘將該移位寄存器裝載到字?jǐn)?shù)據(jù)寄存器(8或10位)。
該接收機(jī)結(jié)構(gòu)由四個(gè)主要模擬元件支持，例如一板數(shù)據(jù)率PLL、一相位旋轉(zhuǎn)器、一相位緩沖器和一取樣鎖存器。以下更詳細(xì)的描述這些元件中每一個(gè)的功能。每個(gè)接收器鏈路的數(shù)據(jù)接口包括輸出數(shù)據(jù)總線、模態(tài)控制位以及輸出數(shù)據(jù)時(shí)鐘。模態(tài)控制位確定接收器磁芯是在8位或10位發(fā)射機(jī)輸出上操作。
通過(guò)相位旋轉(zhuǎn)器來(lái)進(jìn)行相位調(diào)整和時(shí)鐘恢復(fù)，而不是使用DLL或者PLL控制環(huán)路。如果在一個(gè)芯片上有一個(gè)以上的模擬DLL或者PLL，這些電路易于通過(guò)電源和/或襯底耦合而相互作用。因此難以按照模擬的方式控制它們的相位/延遲。使用獨(dú)立的PLL時(shí)鐘發(fā)生器和外部相位旋轉(zhuǎn)器，使得該系統(tǒng)更加不受注入(injected)噪聲的影響。相移的控制是數(shù)字化的。系統(tǒng)按照位速度的一半在操作。但是為了分析邊緣和數(shù)據(jù)，采用三位的間隔，以在兩側(cè)具有半位的重疊。某些實(shí)際樣本在如下所述的分析循環(huán)中再次使用。旋轉(zhuǎn)器控制態(tài)機(jī)器具有“飛輪”功能。它監(jiān)測(cè)相位更新速度，并在即使沒(méi)有測(cè)量到邊緣信息的時(shí)候也進(jìn)行更新。這樣即使具有非常長(zhǎng)(＞1024位)的運(yùn)行周期，如果兩個(gè)時(shí)鐘的抖動(dòng)足夠小，則允許TX至RX的頻率偏移。
接收器分析過(guò)取樣數(shù)據(jù)流，并產(chǎn)生兩套相關(guān)輸出信號(hào)，所檢測(cè)的位值和早期及晚期信號(hào)，用于相位旋轉(zhuǎn)器的最后更新。當(dāng)所檢測(cè)的位邊緣在兩個(gè)樣本之間居中時(shí)，如果不存在不穩(wěn)定性，則在CDR控制環(huán)路中有“死區(qū)”。當(dāng)不穩(wěn)定性大于樣本間隔時(shí)，該環(huán)路會(huì)對(duì)所檢測(cè)的樣本交叉(crossing)進(jìn)行平均，并且會(huì)將邊緣定位在兩個(gè)樣本的中間。這是與在帶有死區(qū)的PLL相位檢測(cè)器中的發(fā)現(xiàn)不同的情況，因?yàn)椴环€(wěn)定性大得更多，并且相位控制是數(shù)字化的，沒(méi)有泄漏效果。對(duì)于中間的邊緣位置，產(chǎn)生亞穩(wěn)取樣輸出的概率減少了，因?yàn)檫吘壵枚ㄎ辉跇颖旧系母怕蕼p少了。
接收器結(jié)果在輸入系列數(shù)據(jù)流上進(jìn)行時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)。該操作的質(zhì)量對(duì)于系統(tǒng)的比特差錯(cuò)率(BER)性能來(lái)說(shuō)是一個(gè)主要因素。為了克服傳統(tǒng)方法的缺陷，在一個(gè)接收器結(jié)構(gòu)中結(jié)合了前饋和反饋控制。數(shù)據(jù)被過(guò)取樣，數(shù)字電路檢測(cè)在數(shù)據(jù)流中的邊緣位置。如果所檢測(cè)的邊緣不在其所預(yù)期的位置上，則該數(shù)字電路不僅選擇最佳的數(shù)據(jù)樣本，而且產(chǎn)生早期或晚期信號(hào)。如果沒(méi)有發(fā)現(xiàn)邊緣，就不產(chǎn)生信號(hào)。相位旋轉(zhuǎn)器控制狀態(tài)機(jī)處理來(lái)自相位相關(guān)輸出的早期和晚期信號(hào)，以控制在反饋環(huán)路中多相位PLL的輸出相位設(shè)定。該反饋環(huán)路注意無(wú)限振幅的低頻不穩(wěn)定現(xiàn)象，而前饋部分抑制具有有限振幅的高頻不穩(wěn)定。通過(guò)利用早期和晚期信號(hào)對(duì)取樣相位進(jìn)行恒定的調(diào)整，將靜態(tài)邊緣位置保持在過(guò)取樣數(shù)據(jù)陣列中的恒定位置上。
原則上，早期/晚期信號(hào)可以用于直接控制多相位時(shí)鐘發(fā)生器PLL的輸出相位位置。但是這會(huì)支配每信道或接收器使用一個(gè)PLL。如果相位旋轉(zhuǎn)器設(shè)備用來(lái)控制時(shí)鐘發(fā)生器的相位輸出，一個(gè)PLL可以用于幾個(gè)接收器。
圖3表示相位旋轉(zhuǎn)器54，它是一個(gè)構(gòu)件塊，接收來(lái)自多相位半速率PLL60的幾個(gè)輸入相位，并通過(guò)固定數(shù)量的度數(shù)進(jìn)行所有相位的同時(shí)移位。在一個(gè)調(diào)整階躍中，可以只完成給定的預(yù)定相位階躍，以保證不發(fā)生假脈沖信號(hào)。全部相移是不受限制的(模數(shù)360度)，以允許“循環(huán)法”操作。該構(gòu)件塊是傳統(tǒng)意義上的時(shí)鐘/數(shù)據(jù)恢復(fù)相位鎖定環(huán)路的一部分。接收器50提取傳送的數(shù)據(jù)，并將其向前送至樣本鎖存器52。數(shù)字?jǐn)?shù)據(jù)和邊緣檢測(cè)器58和選擇器62從可以獲得的樣本中選擇最佳樣本，以送至串并轉(zhuǎn)換移位寄存器64。然后樣本轉(zhuǎn)移至8/10位數(shù)據(jù)寄存器68。計(jì)數(shù)器64提供了在設(shè)計(jì)中的分?jǐn)?shù)速率邏輯電路的整個(gè)時(shí)鐘。換句話說(shuō)，將出自于PLL60的半速率時(shí)鐘分開(kāi)，產(chǎn)生四分之一速率時(shí)鐘，以及八分之一速率時(shí)鐘和十分之一速率時(shí)鐘。
圖6更詳細(xì)的表示本發(fā)明接收器結(jié)構(gòu)的方框圖。相位鎖定環(huán)路(PLL)310接收來(lái)自參考時(shí)鐘308的信號(hào)。PLL包括和控制一個(gè)按照位頻率的一半運(yùn)轉(zhuǎn)的電壓控制的三級(jí)環(huán)形振蕩器(VCO)。該P(yáng)LL310由4個(gè)接收器共用，圖中顯示了其中的一個(gè)316。來(lái)自VCO的六個(gè)相位送入具有用于2間隔的54個(gè)階躍的相位旋轉(zhuǎn)器312。該54個(gè)階躍利用具有6個(gè)相位的有限脈沖響應(yīng)(FIR)相位旋轉(zhuǎn)器產(chǎn)生，其中該六個(gè)相位是三個(gè)內(nèi)削波(inter-slice)相位階躍再分出三個(gè)而成的。
旋轉(zhuǎn)器312的六個(gè)輸出被緩沖，對(duì)邊緣進(jìn)行整形以能夠抽取具有兩倍頻率的信號(hào)的樣本。一個(gè)相位輸出用作局部恢復(fù)的時(shí)鐘314。時(shí)鐘緩沖器(未顯示)確保不會(huì)對(duì)相位旋轉(zhuǎn)器過(guò)度加載。定時(shí)分析確定哪個(gè)相位是最合適使用的。相位旋轉(zhuǎn)器的輸出部分抑制了公共模式信號(hào)，并執(zhí)行限制信號(hào)。
然后該輸出被(利用來(lái)自相位旋轉(zhuǎn)器的信號(hào))排出至相位緩沖器和對(duì)輸入數(shù)據(jù)進(jìn)行取樣的樣本鎖存器組合體(sample latchcomplex)318。在2位的間隔中提取六個(gè)樣本。樣本鎖存器集合體是CMOS，正邊緣觸發(fā)鎖存器。它提取差動(dòng)數(shù)據(jù)輸入以及單一終止的時(shí)鐘，并輸出單一終止的邏輯電平信號(hào)。集合體由兩個(gè)電路組成，即鎖存器自身和將提供給接收邏輯電路的輸出削尖的緩沖器。再定時(shí)鎖存器320通常在它們的前面具有多路復(fù)用器(未顯示)。這樣使得鎖存器根據(jù)是從接收器路徑接收數(shù)據(jù)還是從PRBS寄存器360接收數(shù)據(jù)而接收樣本鎖存器318或者來(lái)自PRBS的輸入。來(lái)自PRBS寄存器360的管線段(pipeline stage)將亞穩(wěn)態(tài)的概率降低到比目標(biāo)誤碼率低很多的數(shù)值上。再定時(shí)鎖存器320也幫助將數(shù)據(jù)對(duì)準(zhǔn)一個(gè)單時(shí)鐘相位。為了可以處理來(lái)自一個(gè)位間隔以上的信息以恢復(fù)一個(gè)數(shù)據(jù)位，存儲(chǔ)器段(memory stage)322再次使用來(lái)自前一個(gè)取樣周期的四個(gè)樣本。因此10個(gè)樣本的總體送入利用模式識(shí)別算法的兩個(gè)半速率邊緣和兩個(gè)數(shù)據(jù)檢測(cè)相關(guān)解碼器324，326，328，330。真值表3表示數(shù)據(jù)的最初最佳猜測(cè)。
邊緣和數(shù)據(jù)檢測(cè)器的輸出是轉(zhuǎn)到相位旋轉(zhuǎn)器控制狀態(tài)機(jī)340的恢復(fù)的兩位并且是早期和晚期的信號(hào)。這涉及到使用帶有自適應(yīng)的步長(zhǎng)的開(kāi)關(guān)式控制電路。狀態(tài)機(jī)342可以看作一個(gè)數(shù)字濾波器，它評(píng)估早期和晚期信號(hào)，并指令信號(hào)點(diǎn)的調(diào)整。旋轉(zhuǎn)器計(jì)數(shù)器342和溫度代碼發(fā)生器334為相位旋轉(zhuǎn)器產(chǎn)生54個(gè)控制信號(hào)，這接近于(close)CDR環(huán)路。
數(shù)據(jù)路徑包括移位寄存器350，它在每個(gè)半速率循環(huán)中加載來(lái)自數(shù)據(jù)相關(guān)塊的兩位。移位寄存器利用從PLL時(shí)鐘導(dǎo)出的文字時(shí)鐘加載至文字?jǐn)?shù)據(jù)寄存器352(8位或10位)。速率計(jì)數(shù)器354控制移位寄存器350和8/10位寄存器352。
接收器也含有偽隨機(jī)比特流(PRBS)發(fā)生器和檢驗(yàn)器(在虛線376中顯示)，它允許在繞回模式(wrap mode)中進(jìn)行自測(cè)和利用相應(yīng)的發(fā)射機(jī)進(jìn)行鏈路測(cè)試。在自測(cè)中的構(gòu)件涉及用于接收回送模。這涉及線性反饋移位寄存器(LFSR)372a，它產(chǎn)生隨機(jī)模式代碼序列。在這種模中，在接收器芯內(nèi)的邏輯電路將所產(chǎn)生的代碼序列注入到接收邏輯電路的第一級(jí)內(nèi)，監(jiān)測(cè)串并轉(zhuǎn)換的接收數(shù)據(jù)，將接收數(shù)據(jù)與代碼序列同步，并校驗(yàn)第二LFSR372b所產(chǎn)生的匹配代碼序列已經(jīng)到達(dá)接收器輸出端。利用XOR374對(duì)這些模式進(jìn)行比較。用于監(jiān)測(cè)和控制相位旋轉(zhuǎn)器312的性能。兩個(gè)LFSR372a，372b是PRBS功能的一部分。
接收器電路是含有固定輸入偏壓(用于節(jié)省能量)的差動(dòng)類型，它將輸入信號(hào)轉(zhuǎn)變?yōu)槟軌蚺c高速差動(dòng)鎖存器相兼容。給輸出電路加電，以支持來(lái)自鎖存器和線路的必須負(fù)載。接收器相位鎖定環(huán)路(PLL)是用于對(duì)接收數(shù)據(jù)過(guò)取樣并且在數(shù)據(jù)速率一半運(yùn)行的時(shí)鐘脈沖源。它通常具有例如1.0625Gbps-1.5624Gbps的給定的操作范圍。需要是目標(biāo)數(shù)據(jù)速率的一半的頻率參照。例如，對(duì)于1.25Gbps的操作數(shù)據(jù)速率來(lái)說(shuō)需要625Mhz。6個(gè)時(shí)鐘相位被緩沖，并送出(brought outof)PLL，并且打算送入相位旋轉(zhuǎn)器電路。
PLL含有三級(jí)電壓控制的環(huán)形振蕩器，2X頻率驅(qū)動(dòng)器，相位-頻率檢測(cè)器，電荷泵和環(huán)路濾波器。這些元件形成“細(xì)”控制環(huán)路。VCO具有“細(xì)”和“粗”控制電壓，以使得細(xì)環(huán)路的所需增益最小化。除了細(xì)控制環(huán)路元件之外，PLL含有標(biāo)準(zhǔn)信號(hào)發(fā)生器，電壓比較器，PLL控制邏輯電路，數(shù)字模擬轉(zhuǎn)換器(DAC)和低通濾波器。這些元件形成“粗”控制環(huán)路。
細(xì)控制環(huán)路是傳統(tǒng)的模擬環(huán)路，用于為接收器提供穩(wěn)定的低噪音低不穩(wěn)定性時(shí)鐘脈沖源。環(huán)路的增益和帶寬范圍被設(shè)計(jì)為由于電源供應(yīng)變化和粗環(huán)路導(dǎo)致的相對(duì)高頻但是低擾動(dòng)進(jìn)行補(bǔ)償。
粗控制環(huán)路是傳統(tǒng)模擬控制環(huán)路基于“泄漏”(leaky)環(huán)路濾波電容器的數(shù)字表示。這種類型的環(huán)路依賴于來(lái)自環(huán)路濾波電容器(filter cap)的泄漏，以沿著與VCO頻率無(wú)關(guān)的特定方向驅(qū)動(dòng)控制電壓。該泄漏由只提高電容器(cap)上的電荷的相位檢測(cè)器和電荷泵來(lái)補(bǔ)償。當(dāng)增加給電容器的電荷平衡了泄漏的電荷時(shí)，環(huán)路是穩(wěn)定的。粗控制環(huán)路中的PLL控制邏輯電路具有加法/減法計(jì)數(shù)器，其值表示在環(huán)路濾波電容器上的電荷。該計(jì)數(shù)器緩慢的遞減，以表示泄漏。根據(jù)細(xì)控制電壓是在其范圍的高半部分或者低半部分操作，電壓比較器是高或者低。為了平衡泄漏，控制邏輯電路對(duì)比較器輸出進(jìn)行取樣。當(dāng)多個(gè)取樣表示在上部分范圍操作時(shí)，加法/減法計(jì)數(shù)器遞增以表示給環(huán)路濾波電容器增加電荷。該加法/減法計(jì)數(shù)器的輸出由DAC和低通濾波器轉(zhuǎn)換為控制電壓。粗控制環(huán)路用于補(bǔ)償制造過(guò)程以及因?yàn)殡娫垂?yīng)和溫度漂移導(dǎo)致的相對(duì)低頻但是變化較大的情況。
相位旋轉(zhuǎn)器是模擬電路，如此，是允許在輸入端的環(huán)形振蕩器的所有n個(gè)相位逐漸的、沒(méi)有假脈沖信號(hào)的、模移位至輸出端的任何相位角。模選項(xiàng)保證相位，頻率補(bǔ)償能力，也就是沒(méi)有假信號(hào)的性能確保了在旋轉(zhuǎn)過(guò)程中沒(méi)有丟失比特，“逐漸”意味著相位變化的量對(duì)于每個(gè)時(shí)鐘循環(huán)來(lái)說(shuō)限于一個(gè)相位削波(phase slice)。
相位旋轉(zhuǎn)器的概念基于有限脈沖響應(yīng)(FIR)濾波原理。環(huán)形振蕩器可以看作是延遲元件的圓形陣列。通過(guò)將陣列的輸出tn乘以加權(quán)因子mn，并將數(shù)值求和，建立了FIR濾波。分接頭(tap)的數(shù)量確定了過(guò)取樣的量，因此確定了混疊濾波(alias filtering)所需的模擬濾波器的順序(order)。如果加權(quán)因子會(huì)動(dòng)態(tài)變化，F(xiàn)IR濾波器響應(yīng)會(huì)“匆忙(on the fly)”變化。這樣允許對(duì)這種濾波器的輸出相位進(jìn)行動(dòng)態(tài)調(diào)整。
以下說(shuō)明表示當(dāng)使用具有6個(gè)相位的環(huán)形振蕩器作為驅(qū)動(dòng)裝置時(shí)在相位旋轉(zhuǎn)器一個(gè)輸出端處所看到的相位旋轉(zhuǎn)器原理。在該說(shuō)明中可以獲得9個(gè)不同的加權(quán)因子m0至m8。這些數(shù)值中的每個(gè)都是通過(guò)將子因子w1至w8中的一些加合而得到的。表1表示由子因子w1至w8得到的m0至m8的組成。通過(guò)采用寬度比例為w1至w8的平行連接的晶體管按照非常簡(jiǎn)單的方式可以實(shí)現(xiàn)子因子。這些晶體管的加合輸出電流對(duì)應(yīng)于加權(quán)因子mn。一次只加或者減去一個(gè)子因子。加合(電流加合)的模擬執(zhí)行不受任何假信號(hào)性的影響。對(duì)于模擬相乘來(lái)說(shuō)這不是問(wèn)題。
表1

通過(guò)對(duì)決定來(lái)自每個(gè)相位分接頭對(duì)實(shí)際輸出的貢獻(xiàn)的加權(quán)因子進(jìn)行順序改變，可以使得輸出相位逐漸發(fā)生變化。對(duì)于加權(quán)值w1至w8的“聰明的”設(shè)定，這會(huì)按照相位片的正好九分之一來(lái)進(jìn)行移位。在最后的旋轉(zhuǎn)步驟中，所有的權(quán)重已經(jīng)以一個(gè)分接頭位置來(lái)移位。這對(duì)應(yīng)于在FIR的輸出端處的一個(gè)相位片的移位。
通過(guò)重復(fù)上述順序，可以調(diào)諧任何相位設(shè)定。因此這是一個(gè)圓形操作，輸出相位的范圍不限于0-360度間隔。這允許相位的連續(xù)改變，以及由此允許頻率調(diào)整的連續(xù)改變。由于一次只通過(guò)加或者減去一個(gè)子因子元素而改變加權(quán)因子，因此沒(méi)有發(fā)生假脈沖信號(hào)。
每個(gè)FIR系數(shù)c1至c6由確定子因子是“開(kāi)”還是“關(guān)”的溫度代碼來(lái)控制。用于6相位振蕩器的一個(gè)相位階躍的控制子因子的溫度代碼列在表2中?？梢钥闯?，在經(jīng)過(guò)9個(gè)階躍(step)之后，按照一個(gè)系數(shù)位置以及因此按照一個(gè)振蕩器相位將代碼模移位至右方面。在這種情況下，振蕩器的基本相位間隔尺寸(用振蕩器相位數(shù)量來(lái)劃分360度)由9的因子來(lái)劃分。這是一個(gè)很大的優(yōu)勢(shì)，因?yàn)闀?huì)導(dǎo)致較低的靜態(tài)相位誤差。
表2溫度代碼控制將哪一個(gè)子因子加起來(lái)以形成實(shí)際的系數(shù)c0-c5(兩個(gè)相移)

可以理解，該表表示用于振蕩器兩個(gè)相位的18個(gè)階躍，而對(duì)于所有的6個(gè)相位來(lái)說(shuō)需要總共54個(gè)階躍?？梢匀菀椎膹谋碇兴镜?8個(gè)階躍的模式中確定用于保持36個(gè)階躍的代碼。
接收相位緩沖器由設(shè)計(jì)用于和相位旋轉(zhuǎn)器電路的輸出驅(qū)動(dòng)部分(所有相位)對(duì)接的電路構(gòu)成，同時(shí)只給相位旋轉(zhuǎn)器以輕加感。然后從相位旋轉(zhuǎn)器至一套鎖存器驅(qū)動(dòng)相位緩沖器，同時(shí)提供相位旋轉(zhuǎn)器電路所必須的所需輸入驅(qū)動(dòng)器。接收相位緩沖器在半速率設(shè)計(jì)所需的速率操作。相位緩沖器也提供考慮了所估算的凈負(fù)載的上升時(shí)間和下降時(shí)間。
樣本鎖存器通過(guò)輸入接收器電路饋送數(shù)據(jù)，包括來(lái)自PLL、相位旋轉(zhuǎn)器電路、相位緩沖器集合體的結(jié)合的時(shí)鐘。輸入至樣本鎖存器的數(shù)據(jù)性質(zhì)是差動(dòng)的，因此樣本鎖存器是偽模擬電路。輸入接收器和樣本鎖存器的設(shè)計(jì)是非常協(xié)調(diào)的，以使得噪音對(duì)與這兩個(gè)電路相關(guān)的不穩(wěn)定性的影響最小。一般來(lái)說(shuō)，樣本鎖存器是CMOS正邊緣觸發(fā)鎖存器。
用于相位旋轉(zhuǎn)器控制的方法是具有八折疊(eight fold)初始早期/晚期平均值的先進(jìn)的開(kāi)關(guān)式狀態(tài)機(jī)，如表3所示。它具有16個(gè)狀態(tài)，可以利用四個(gè)鎖存器來(lái)實(shí)現(xiàn)。狀態(tài)機(jī)340具有兩個(gè)輸入，一個(gè)用于早期，一個(gè)用于晚期。早期和晚期信號(hào)是輸入取樣模式的函數(shù)。通過(guò)利用如表3所示類型的邊緣和數(shù)據(jù)相關(guān)表來(lái)進(jìn)行生成。
表2

從圖4和圖5可以看出，無(wú)論是1mA還是5mA下的放電，曲線1-11a或1-21a所示的采用具有近似球形的顆粒形狀8的β-型羥基氧化鎳作為正極活性物質(zhì)的實(shí)施例1-1的硬幣式電池1的放電特性，在放電容量方面，大于曲線1-12或1-22所示的采用具有巖石狀(非球形)顆粒形狀9的β-型羥基氧化鎳作為正極活性物質(zhì)的對(duì)比例1-1的硬幣式電池1的放電特性。
從表2還可以看出，采用具有近似球形的顆粒形狀8的β-型羥基氧化鎳作為正極活性物質(zhì)的實(shí)施例1-1的硬幣式電池1的放電容量，大于采用具有巖石狀(非球形)顆粒形狀9的β-型羥基氧化鎳作為正極活性物質(zhì)的對(duì)比例1-1的硬幣式電池1的放電容量。
其原因可能是由于包含具有近似球形的顆粒形狀8的β-型羥基氧化鎳的正極混合物在一定的體積和壓力下的填充量大于包含具有巖石狀(非球形)顆粒形狀9的β-型羥基氧化鎳的正極混合物在相同體積和相同壓力下的填充量。這表明，如果將β-型羥基氧化鎳用于非水原電池，則優(yōu)選使用具有近似球形的顆粒形狀8的β-型羥基氧化鎳。
(實(shí)施例1-2至1-15)在這些實(shí)施例中，采用具有近似球形的顆粒形狀8的β-型羥基氧化鎳作為正極活性物質(zhì)，且鋅(Zn)以固溶體形式溶解于具有近似球形的顆粒形狀8的β-型羥基氧化鎳中。鋅的含量在0.5～8.0wt％間變化。每個(gè)硬幣式電池1按與實(shí)施例1-1相同的方式制備，例如，在正極混合物的制備，正極片4的模制，負(fù)極活性物質(zhì)5的制備，及隔板6的插入方面，所不同的是使用其中以固溶體形式溶解的鋅(Zn)的量是可變的具有近似球形的顆粒形狀8的β-型羥基氧化鎳。
為了制備其中鋅以固溶體形式溶解的β-型羥基氧化鎳，首先制備其中鋅以固溶體形式溶解的氫氧化鎳，辦法是將包含特定比例的硫酸鎳和硫酸鋅，當(dāng)處于狀態(tài)“1”時(shí)，狀態(tài)機(jī)產(chǎn)生“晚”信號(hào)，當(dāng)處于“14”時(shí)，產(chǎn)生“早”信號(hào)。來(lái)自狀態(tài)機(jī)的輸出信號(hào)如果是“晚”信號(hào)，指示該旋轉(zhuǎn)計(jì)數(shù)器將取樣調(diào)整至較晚的點(diǎn)。相反，“早”信號(hào)會(huì)指示該計(jì)數(shù)器將取樣調(diào)整至較早的點(diǎn)。
圖8表示狀態(tài)機(jī)第二實(shí)施方案的操作。該機(jī)器380將早期/晚期平均與根據(jù)連續(xù)的早期或者晚期輸入的數(shù)量改變平均量的自適應(yīng)行為相結(jié)合。當(dāng)接收早期或者晚期輸入的持續(xù)順序時(shí)，該狀態(tài)機(jī)減少了平均量，以提高相位旋轉(zhuǎn)器的步進(jìn)率。該狀態(tài)機(jī)含有64個(gè)狀態(tài)，需要6個(gè)鎖存器。如前面的實(shí)施方案，狀態(tài)機(jī)帶有“加法減法”計(jì)數(shù)器，具有54個(gè)階躍，需要6個(gè)雙穩(wěn)多諧振蕩器。計(jì)數(shù)器具有54個(gè)階躍，控制取樣點(diǎn)的位置。計(jì)數(shù)器一次并行處理兩個(gè)比特。因此，對(duì)于每個(gè)比特可以有27個(gè)位置設(shè)定樣本點(diǎn)。這限定了分辨率的限度。如所指出的，狀態(tài)機(jī)確定是否改變?nèi)狱c(diǎn)，并且計(jì)數(shù)器確定哪里是新的取樣點(diǎn)。
參考圖9，顯示了發(fā)射機(jī)模擬結(jié)構(gòu)410的方框圖。發(fā)射機(jī)模擬結(jié)構(gòu)410由三個(gè)主模擬塊支撐全數(shù)據(jù)速率相位鎖定環(huán)路(PLL)412、給PLL信號(hào)重新提供動(dòng)力的相位緩沖器電路414、以及off-chip有限脈沖響應(yīng)(FIR)均衡驅(qū)動(dòng)電路416。在PLL412內(nèi)是“細(xì)”控制環(huán)路電路427以及“粗”控制環(huán)路。
發(fā)射機(jī)PLL412是用于發(fā)射數(shù)據(jù)的時(shí)鐘脈沖源，優(yōu)選在全數(shù)據(jù)速率運(yùn)行。在全速率，發(fā)生較少的工作循環(huán)畸變和不穩(wěn)定性，本發(fā)明的該實(shí)施方案能夠在全速率有效運(yùn)行。頻率基準(zhǔn)是n分之一的目標(biāo)數(shù)據(jù)速率。例如n＝4，對(duì)于2.5Gbps的操作數(shù)據(jù)速率需要625Mhz。單一時(shí)鐘相位被緩沖，并送出PLL412，要驅(qū)動(dòng)進(jìn)入相位緩沖器電路414。
所示的PLL412包含多級(jí)電壓控制的環(huán)形振蕩器(VCO)418，分頻器420，相位頻率檢測(cè)器422，電荷泵424以及多極點(diǎn)(multi-pole)“脈動(dòng)電容器”環(huán)路濾波器426。這些元件形成“細(xì)”控制環(huán)路427。盡管在此處描述的實(shí)施方案中，VCO418是四級(jí)振蕩器，分頻器420是四倍分頻器，但是對(duì)于該領(lǐng)域技術(shù)人員來(lái)說(shuō)其他的級(jí)和分頻器倍數(shù)也是很清楚的，環(huán)路不限于所述的具體的四級(jí)振蕩器和四倍分頻器元件。細(xì)控制環(huán)路427是傳統(tǒng)的模擬環(huán)路，用于為發(fā)射機(jī)電路410提供穩(wěn)定的低噪音低不穩(wěn)定性的時(shí)鐘脈沖源。環(huán)路427的范圍、增益和帶寬設(shè)計(jì)用于為因?yàn)殡娫垂?yīng)變化和粗環(huán)路而導(dǎo)致的相對(duì)高頻但是小擾動(dòng)而進(jìn)行補(bǔ)償。
參考圖10，提供一個(gè)環(huán)路濾波器426的一個(gè)實(shí)施方案。所示的環(huán)路濾波器電路426是二次CRC低通濾波器。小“脈動(dòng)”電容器428用于衰減電荷泵脈動(dòng)，較大的“環(huán)路濾波器”電容器430用于穩(wěn)定電路并設(shè)定優(yōu)勢(shì)極點(diǎn)(pole)。環(huán)路濾波器電路426將從電荷泵424接收的電荷泵電流轉(zhuǎn)變?yōu)轵?qū)動(dòng)VCO電路418的控制電壓。電阻器432在電路中加入0，以無(wú)效在原點(diǎn)處(VCO418導(dǎo)致的)極點(diǎn)的影響。環(huán)路濾波器電路426頁(yè)設(shè)定電路的優(yōu)勢(shì)極點(diǎn)。脈動(dòng)電容器428比環(huán)路濾波電容器430小很多。這樣保持其極點(diǎn)更加遠(yuǎn)在該頻率。電阻器432也因式分解成為(factor into)開(kāi)環(huán)路增益，它為了系統(tǒng)和設(shè)定時(shí)間(或電路的響應(yīng)時(shí)間)的穩(wěn)定性而開(kāi)始活動(dòng)。盡管在所示的實(shí)施方案中，VCO電路418增益范圍根據(jù)過(guò)程和溫度而從300MHz到3.8GHz，但是可以獲得其他的增益值，這也是該領(lǐng)域技術(shù)人員很清楚的。相應(yīng)的，電阻器432是可切換的。開(kāi)關(guān)433由邏輯電路基于PLL電路412的操作而控制，所述邏輯電路優(yōu)選在該實(shí)施方案中設(shè)定2.5GHz和3.125GHz之間的范圍。其他實(shí)施方案(未顯示)可以具有或大或小的范圍，或者覆蓋不同數(shù)值的范圍；所述的范圍僅是一種說(shuō)明性的。VCO418具有“細(xì)”和“粗”控制電壓，以使得細(xì)環(huán)路427所需的增益最小化。
參考圖11，提供了發(fā)射機(jī)VCO418的四級(jí)延遲單元實(shí)施方案。VCO418自身是通過(guò)在多個(gè)延遲單元440內(nèi)調(diào)整局部反饋、并且控制在VCO418內(nèi)的反饋(這為速度提高提供了延遲單元440的預(yù)充電)而調(diào)整振蕩速度的形式。優(yōu)選的是，VCO在越過(guò)操作條件的限定范圍的2.125Ghz至3.125Ghz操作，并產(chǎn)生差動(dòng)時(shí)鐘輸出。其他實(shí)施方案(未顯示)可以具有或大或小的范圍，或者覆蓋不同數(shù)值的范圍；所述的范圍僅是一種說(shuō)明性的。
在傳統(tǒng)的環(huán)形振蕩器中，振蕩頻率確定為1/(2N)，其中N是級(jí)的數(shù)量，是延遲單元的單位延遲時(shí)間。因此，振蕩頻率由一個(gè)延遲元件的延遲時(shí)間所決定。在圖11中通過(guò)執(zhí)行雙重延遲方案可以實(shí)現(xiàn)更高的操作頻率和更寬的調(diào)協(xié)范圍。雙重延遲意味著負(fù)偏斜的延遲路徑434和正常延遲路徑436在同一個(gè)振蕩器中存在。(在圖11中，負(fù)偏斜延遲路徑434由正常線表示，正常延遲路徑436由粗黑體線表示)。負(fù)偏斜延遲路徑434將單位延遲時(shí)間減少比單個(gè)變換器延遲時(shí)間的低。結(jié)果，可以獲得較高的操作頻率。由于正常延遲路徑436也存在，因此VCO418的頻率范圍可以比僅有偏斜的延遲路徑的振蕩器的寬。
參考圖12，提供了VCO418發(fā)射延遲單元440的方案。優(yōu)選的是，延遲單元440可以在VCO418操作范圍上的從80ps至125ps延遲的范圍內(nèi)調(diào)諧。其他實(shí)施方案(未顯示)可以具有或大或小的范圍，或者覆蓋不同數(shù)值的范圍；所述的范圍僅是一種說(shuō)明性的。也優(yōu)選的是，延遲單元440產(chǎn)生全擺幅差動(dòng)輸出。在延遲單元440的芯處，是NMOS差動(dòng)對(duì)(T0，T2)，帶有PMOS對(duì)鎖存器(T4，T5)作為活動(dòng)負(fù)載。交叉偶合的NMOS晶體管(T1，T3)446控制PMOS負(fù)載晶體管448的最大柵電壓，并限制PMOS鎖存器444的強(qiáng)度。當(dāng)控制電壓低時(shí)，鎖存器444的強(qiáng)度變?nèi)?，PMOS鎖存器444的輸出驅(qū)動(dòng)電流負(fù)載增加。因此，鎖存器444的狀態(tài)容易改變，延遲時(shí)間降低。因此當(dāng)控制電壓高時(shí)，鎖存器444變強(qiáng)，并且它抵抗在差動(dòng)延遲單元440中的電壓切換。結(jié)果，延遲時(shí)間增加。利用鎖存器444的正反饋的幫助，盡管有慢的延遲時(shí)間，輸出波形的過(guò)渡邊緣也變尖。由于延遲單元440基本是簡(jiǎn)單的差動(dòng)變換器，因此產(chǎn)生全擺幅波形。
為了利用負(fù)偏斜和正常延遲路徑，PMOS晶體管對(duì)(T6，T7)448加入到延遲單元440的PMOS負(fù)載，并用于提取負(fù)偏斜信號(hào)。負(fù)偏斜信號(hào)連接至延遲單元440的PMOS輸入，并且正常信號(hào)連接至延遲單元的NMOS輸入。在電流延遲級(jí)之前，從兩個(gè)級(jí)提取負(fù)偏斜信號(hào)。在輸出過(guò)渡過(guò)程中，該信號(hào)過(guò)早的打開(kāi)PMOS，并補(bǔ)償PMOS的性能，它通常比NMOS慢。
第二對(duì)NMOS晶體管(T8，T9)利用原始的NMOS交叉偶合對(duì)446插入到分路器中。這些設(shè)備較小較長(zhǎng)，因此對(duì)性能具有較小的效果。這樣允許延遲單元的“細(xì)”控制。
參考圖9，除了細(xì)控制環(huán)路427元件之外，PLL412含有基準(zhǔn)信號(hào)發(fā)生器460，電壓比較器462，PLL控制邏輯電路464，數(shù)字模擬轉(zhuǎn)換器(DAC)466和低通濾波器468。這些元件形成數(shù)字“粗”控制環(huán)路。該數(shù)字粗環(huán)路用于補(bǔ)償過(guò)程和溫度，以將VCO418置入正確的操作范圍。盡管迄今所描述的PLL412的實(shí)施方案是具有“細(xì)”和“粗”環(huán)路的雙重環(huán)路PLL，但是可以采用只有一個(gè)環(huán)路的替換實(shí)施方案，對(duì)于該結(jié)構(gòu)不需要雙重環(huán)路PLL結(jié)構(gòu)。然后模擬細(xì)環(huán)路427可以鎖至參考時(shí)鐘，并產(chǎn)生優(yōu)選的穩(wěn)定2.125GHz/3.125GHz時(shí)鐘。其他實(shí)施方案(未顯示)可以具有或大或小的范圍，或者覆蓋不同數(shù)值的范圍；所述的范圍僅是一種說(shuō)明性的。優(yōu)選的是，比較器462的參考水平由cbias電路411所產(chǎn)生。
粗控制環(huán)路是傳統(tǒng)模擬控制環(huán)路基于“泄漏”(leaky)環(huán)路濾波電容器的數(shù)字表示。這種類型的環(huán)路依賴于來(lái)自環(huán)路濾波電路426的泄漏，以沿著與VCO418頻率無(wú)關(guān)的特定方向驅(qū)動(dòng)控制電壓。該泄漏由只提高環(huán)路濾波器電路426上的電荷的相位檢測(cè)器422和電荷泵來(lái)補(bǔ)償。當(dāng)增加給環(huán)路濾波器電路426的電荷平衡了泄漏的電荷時(shí)，環(huán)路是穩(wěn)定的。
粗控制環(huán)路中的PLL控制邏輯電路464具有加法/減法計(jì)數(shù)器(未顯示)，其值表示在環(huán)路濾波電路426上的電荷。該計(jì)數(shù)器緩慢的遞減，以表示泄漏。根據(jù)細(xì)控制電壓是在其范圍的高半部分或者低半部分操作，電壓比較器462是高或者低。為了平衡泄漏，控制邏輯電路464對(duì)比較器462的輸出進(jìn)行取樣。當(dāng)多個(gè)取樣表示在上部分范圍操作時(shí)，加法/減法計(jì)數(shù)器(未顯示)遞增以表示給環(huán)路濾波電路426增加電荷。該加法/減法計(jì)數(shù)器(未顯示)的輸出由DAC466和低通濾波器468轉(zhuǎn)換為控制電壓。粗控制環(huán)路用于補(bǔ)償制造過(guò)程以及因?yàn)殡娫垂?yīng)和溫度漂移導(dǎo)致的相對(duì)低頻但是變化較大的情況。在關(guān)于圖4-8部分有更詳細(xì)的討論。
圖20是雙重PLL環(huán)路的另一個(gè)實(shí)施方案的方框圖。根據(jù)PLL理論，已經(jīng)知道，對(duì)于好的相位噪音/不穩(wěn)定性能，調(diào)諧敏感度和倍增因子應(yīng)當(dāng)小。作為這些問(wèn)題的潛在解決方案，建議兩級(jí)參考頻率倍增，其中外部環(huán)路濾波器712和LC振蕩器714在第一級(jí)，雙重環(huán)路芯片內(nèi)(on chip)PLL710在第二級(jí)。第一環(huán)路濾波器716具有窄帶寬，最終允許滿足不穩(wěn)定性轉(zhuǎn)移需要。相位噪音/不穩(wěn)定性性能應(yīng)當(dāng)因?yàn)橥獠縑CO的質(zhì)量而占主要地位，并應(yīng)當(dāng)由消費(fèi)者指定或者選擇。第二PLL環(huán)路濾波器(未顯示)盡可能大，以抑制任何環(huán)形振蕩器噪音。這要用于允許從第一環(huán)路跟蹤625MHz信號(hào)的性能，支配整體的不穩(wěn)定性能。
圖21是圖20的粗頻率控制環(huán)路720的方框圖。基本理念是將數(shù)字泄漏的受控量引入到一個(gè)頻率方向。對(duì)細(xì)調(diào)諧輸入的電壓進(jìn)行取樣，如果超過(guò)預(yù)定值，利用D/A轉(zhuǎn)換器722對(duì)粗電壓進(jìn)行數(shù)字化調(diào)整。利用該方法，沿著一個(gè)方向的環(huán)路增益基本是0。這打破了環(huán)路，并確保穩(wěn)定性。數(shù)字積分器(計(jì)數(shù)器)724實(shí)現(xiàn)低通功能，用于改善切換噪音。
參考圖9，相位緩沖器電路414包括相位預(yù)驅(qū)動(dòng)電路470，相位緩沖/延遲電路472，以及發(fā)射相位緩沖鎖存器474。相位緩沖器472排出至鎖存器474，由此提供了該實(shí)施方案全速率設(shè)計(jì)所必須的時(shí)鐘。相位緩沖器472必須也提供考慮了估算的凈負(fù)載的適當(dāng)上升時(shí)間和下降時(shí)間。
相位緩沖器472可以包括從源至由于線路和/或柵負(fù)載而具有高電容負(fù)載的電路而驅(qū)動(dòng)時(shí)鐘的任何電路。在本發(fā)明中使用的時(shí)鐘速率處，相位緩沖器472在確保合理的上升和下降時(shí)間、工作循環(huán)和系統(tǒng)時(shí)鐘的不穩(wěn)定性能方面是重要的。在本說(shuō)明書(shū)后面接收器PLL電路的描述中更詳細(xì)的描述了相位緩沖器472。
圖9顯示了均衡驅(qū)動(dòng)器電路416的一個(gè)實(shí)施方案。均衡驅(qū)動(dòng)器電路416是有限脈沖響應(yīng)(FIR)均衡驅(qū)動(dòng)器，包括電流模式差動(dòng)驅(qū)動(dòng)電路，它受FIR類型濾波器功能的控制。優(yōu)選的是，均衡發(fā)射機(jī)數(shù)據(jù)流作為銅皮效應(yīng)和電路板耗散因子導(dǎo)致的碼間干涉量最小化的手段；前者涉及操作頻率的根(root)，后者以線性方式涉及操作頻率。在2000年12月29日提交的、序列號(hào)為No.09/749908、發(fā)明名稱為“Programmable Driver/Equalizer with Alterable Analog FiniteImpulse Response(FIR)Filter Having Low Intersymbol Interference& Constant Peak Amplitude Independent of Cofficient Settings”(Docket No.RAL920000097US1)的美國(guó)相關(guān)專利申請(qǐng)中詳細(xì)描述了發(fā)射機(jī)FIR電路416，該文獻(xiàn)在此引入作為參考。均衡驅(qū)動(dòng)器電路的其他類型也可以使用，所描述的驅(qū)動(dòng)器電路只是作為說(shuō)明性的。
參考圖13，顯示了接收器模擬結(jié)構(gòu)500的方框圖，包括半數(shù)據(jù)速率PLL電路501和模擬接收器電路塊502。模擬接收器電路塊502包括相位預(yù)驅(qū)動(dòng)504，相位旋轉(zhuǎn)器電路506和相關(guān)的相位旋轉(zhuǎn)器偏壓電路507，為PLL信號(hào)重新提供動(dòng)力的相位緩沖器電路508，六個(gè)取樣鎖存器510，以及驅(qū)動(dòng)接收器邏輯電路513的鎖存器緩沖器512。提供六個(gè)鎖存器使得電路對(duì)于半數(shù)據(jù)速率具有每比特?cái)?shù)據(jù)三個(gè)樣本。取樣鎖存器510也與接收器電路514對(duì)接，該接收器電路514是差動(dòng)類型，含有固定的輸入偏壓516(用于節(jié)省能量)，它將輸入信號(hào)轉(zhuǎn)變?yōu)榭膳c高速差動(dòng)鎖存器兼容的信號(hào)。輸出電路被加電，以支持來(lái)自鎖存器和線路的必須負(fù)載。
圖14中顯示了接收器電路514的一個(gè)實(shí)施方案。它被設(shè)計(jì)為從在2.5Gbs操作的輸入差動(dòng)電壓比特流向6個(gè)樣本鎖存器提供所需的差動(dòng)輸出電壓。接收器電路514的優(yōu)選要求列在表4中。所測(cè)量的結(jié)果作為在VDD上產(chǎn)生具有150mvp-P額外噪音的最壞性能的操作條件。對(duì)于全提取的接收器，所有的結(jié)果都是在完全連接(per-link)的基礎(chǔ)上。可以理解，其他的實(shí)施方案(未顯示)會(huì)具有不同的要求，所描述的數(shù)值只是用作說(shuō)明的。
表4接收器電路技術(shù)規(guī)范

接收器電路514由偏壓網(wǎng)絡(luò)和兩個(gè)差動(dòng)放大器520構(gòu)成。CBIAS單元522為PMOS晶體管524提供DC參考電壓，然后它轉(zhuǎn)變?yōu)镹MOS晶體管526的參考電壓。選擇兩級(jí)放大，以嘗試使增益和帶寬最大化；但是本發(fā)明不限于兩級(jí)。
圖15是圖14的差動(dòng)放大器的示意圖。它是一種帶有NMOS尾電流和電阻性負(fù)載的傳統(tǒng)設(shè)計(jì)，以給出所需帶寬。NMOS尾531反射(mirror off)100tACBIAS電流以向差動(dòng)對(duì)(diff-pair)提供大致為3mA。該3mA是基于接收器的最大允許電流。選擇電阻器530的規(guī)格以根據(jù)穿過(guò)每一個(gè)電阻器的1.5mA提供所需的輸出公共模式電壓。然后選擇輸入晶體管532的規(guī)格以實(shí)現(xiàn)大致20dB的增益。
圖8是參考圖13的示例性取樣鎖存器510的示意圖。取樣鎖存器510通過(guò)輸入接收器電路514送入數(shù)據(jù)，并從PLL電路501、相位旋轉(zhuǎn)器電路506、和相位緩沖器集合體508的結(jié)合中獲得時(shí)鐘。輸入至樣本鎖存器510的數(shù)據(jù)性質(zhì)是差動(dòng)的，因此樣本鎖存器是偽模擬電路。重要的是，輸入接收器和樣本鎖存器的設(shè)計(jì)是非常協(xié)調(diào)的，以使得噪音對(duì)與這兩個(gè)電路相關(guān)的不穩(wěn)定性的影響最小。
圖16所示的鎖存器510是CMOS正邊緣觸發(fā)鎖存器電路。它提取差動(dòng)數(shù)據(jù)輸入以及單一終止的時(shí)鐘，并輸出單一終止的邏輯電平信號(hào)。集合體由兩個(gè)電路組成，即鎖存器540自身和削尖鎖存器540的輸出的緩沖器。鎖存器540從接收器電路514接收其差動(dòng)信號(hào)，并對(duì)其進(jìn)行差動(dòng)或單一終止的轉(zhuǎn)換，驅(qū)動(dòng)至接收器邏輯電路513的輸出。
以CLK-Q延遲＜300ps(標(biāo)稱的)和樣本及保持窗口＜35ps作為性能極限，通過(guò)變化負(fù)載以不同的方法、溫度和供應(yīng)條件模擬在圖16中所示的鎖存器電路510的實(shí)現(xiàn)。測(cè)量適當(dāng)?shù)膮?shù)以確保在這些條件下的適當(dāng)?shù)男阅?。而且，進(jìn)行模擬以確定鎖存器510的建立和保持窗口，亞穩(wěn)態(tài)窗口以及不穩(wěn)定性。以下表5表示鎖存器電路510的各種性能參數(shù)。
表5鎖存器操作參數(shù)

取樣鎖存器電路510具有負(fù)的建立和保持窗口。相對(duì)于鎖存器510的輸出(不是相對(duì)于鎖存器緩沖器512的輸出)進(jìn)行測(cè)量。導(dǎo)致大于300psCLK-Q延遲的任何CLK數(shù)據(jù)延遲也包括在該窗口計(jì)算中。該鎖存器的優(yōu)選樣本和保持窗口是10ps。
參考圖13，接收器PLL電路501是用于對(duì)接收數(shù)據(jù)過(guò)取樣的時(shí)鐘脈沖源，并且在數(shù)據(jù)速率的一半運(yùn)行。需要是目標(biāo)數(shù)據(jù)速率的n分之一的頻率參照，例如n＝2，對(duì)于1.25Gbps的操作數(shù)據(jù)速率來(lái)說(shuō)需要625MHz。緩沖6個(gè)時(shí)鐘相位，并送出PLL，用于驅(qū)動(dòng)進(jìn)入相位旋轉(zhuǎn)器電路506。
圖13的接收器PLL501具有6級(jí)電壓控制的環(huán)形振蕩器(VCO)550，2X分頻器552，相位頻率檢測(cè)器554，電荷泵556和多極點(diǎn)環(huán)路濾波器558。這些元件形成“細(xì)”控制環(huán)路。接收器VCO550具有“細(xì)”和“粗”控制電壓，以將細(xì)環(huán)路所需的增益最小化。除了細(xì)控制環(huán)路元件之外，接收PLL550包括標(biāo)準(zhǔn)信號(hào)發(fā)生器560，電壓比較器562，PLL控制邏輯電路564，數(shù)字模擬轉(zhuǎn)換器(DAC)566和低通濾波器568。這些元件形成“粗”控制環(huán)路。
細(xì)控制環(huán)路559是傳統(tǒng)的模擬環(huán)路，用于為接收器提供穩(wěn)定的低噪音低不穩(wěn)定性時(shí)鐘脈沖源。環(huán)路的范圍、增益和帶寬范圍被設(shè)計(jì)為由于電源供應(yīng)變化和粗環(huán)路導(dǎo)致的相對(duì)高頻但是低擾動(dòng)進(jìn)行補(bǔ)償。
粗控制環(huán)路是傳統(tǒng)模擬控制環(huán)路基于“泄漏”(leaky)環(huán)路濾波電容器的數(shù)字表示。這種類型的環(huán)路依賴于來(lái)自環(huán)路濾波電容器(filter cap)的泄漏，以沿著與VCO550頻率無(wú)關(guān)的特定方向驅(qū)動(dòng)控制電壓。該泄漏由只提高電容器(cap)上的電荷的相位檢測(cè)器和電荷泵來(lái)補(bǔ)償。當(dāng)增加給電容器的電荷平衡了泄漏的電荷時(shí)，環(huán)路是穩(wěn)定的。
粗控制環(huán)路中的PLL控制邏輯電路具有加法/減法計(jì)數(shù)器(未顯示)，其值表示在環(huán)路濾波電容器上的電荷。該計(jì)數(shù)器緩慢的遞減，以表示泄漏。根據(jù)細(xì)控制電壓是在其范圍的高半部分或者低半部分操作，電壓比較器562是高或者低。為了平衡泄漏，控制邏輯電路564對(duì)比較器562輸出進(jìn)行取樣。當(dāng)多個(gè)取樣表示在上部分范圍操作時(shí)，加法/減法計(jì)數(shù)器遞增以表示給環(huán)路濾波電容器增加電荷。該加法/減法計(jì)數(shù)器的輸出由DAC566和低通濾波器568轉(zhuǎn)換為控制電壓。粗控制環(huán)路用于補(bǔ)償制造過(guò)程以及因?yàn)殡娫垂?yīng)和溫度漂移導(dǎo)致的相對(duì)低頻但是變化較大的情況。
優(yōu)選的是，接收PLL501在越過(guò)操作條件范圍的約1GHz至約1.6GHz范圍內(nèi)操作，它產(chǎn)生6個(gè)均勻間隔的相位。數(shù)字粗環(huán)路用于過(guò)程和溫度，以將接收VCO550置于所需的操作范圍。然后較低的帶寬模擬細(xì)環(huán)路能夠鎖至參考時(shí)鐘，并產(chǎn)生6個(gè)穩(wěn)定的1.0GHz至1.6GHz的相位。其他實(shí)施方案(未顯示)可以具有或大或小的范圍，或者覆蓋不同數(shù)值的范圍；所述的范圍僅是一種說(shuō)明性的。通過(guò)cbias(未顯示)產(chǎn)生用于比較器562的參考電平。
圖17是圖13的接收6級(jí)VCO550結(jié)構(gòu)的示意圖，該結(jié)構(gòu)具有雙重延遲路徑，包括6個(gè)延遲單元552。雙重延遲路徑振蕩器的功能在前面關(guān)于發(fā)射VCO418和延遲單元440的部分已經(jīng)有詳細(xì)描述。
圖13的相位旋轉(zhuǎn)器506是一模擬電路，并且照此是一種能夠?qū)⒃谳斎胩幍慕邮誚CO550的所有n相位逐步無(wú)假信號(hào)脈沖地按模計(jì)算變換成在輸出處的任意相角。按模計(jì)算選擇是保證相位和頻率波長(zhǎng)能力，無(wú)假信號(hào)脈沖性能確保了在旋轉(zhuǎn)期間沒(méi)有任何位丟失，并且“逐步”表示相位變化量限制在每個(gè)時(shí)鐘循環(huán)一個(gè)相位削波。
相位旋轉(zhuǎn)器506的原理基于FIR濾波器原理。接收VCO550可以看作是延遲元件的圓形陣列。通過(guò)用加權(quán)因子m，n乘以輸出t，n并且將這些數(shù)值求和，從而建立FIR濾波器。分接頭數(shù)量確定了過(guò)取樣的量，因此，需要模擬濾波器的順序來(lái)進(jìn)行去假頻濾波。如果加權(quán)因子可以動(dòng)態(tài)變化，則FIR濾波器響應(yīng)可以“匆忙”變化。這使得能夠?qū)@種濾波器的輸出相位進(jìn)行動(dòng)態(tài)調(diào)節(jié)。
優(yōu)選的是，該相位旋轉(zhuǎn)器506接收來(lái)自接收VCO550的所有六個(gè)相位，將所有六個(gè)相位逐步變化成在輸出處的54個(gè)可能相角的任意一個(gè)。因此，它以6.67度的步長(zhǎng)使所有六個(gè)相位轉(zhuǎn)動(dòng)，這對(duì)于2.5兆位系統(tǒng)而言對(duì)應(yīng)于14.8ps。通過(guò)獲取每個(gè)相位的具體權(quán)重，從而該相位旋轉(zhuǎn)器506輸出6個(gè)變換相位。這些相位以差分對(duì)產(chǎn)生出，然后在進(jìn)入取樣鎖存器510之前通過(guò)相位緩沖器508的三級(jí)。每個(gè)相位旋轉(zhuǎn)器506由來(lái)自邏輯電路的54條線路來(lái)控制，這些線路調(diào)節(jié)了每個(gè)相位分布的當(dāng)前權(quán)重。
接收相位緩沖器508包括設(shè)計(jì)成與相位旋轉(zhuǎn)器電路506的輸出驅(qū)動(dòng)部分(所有相位)連接同時(shí)使相位旋轉(zhuǎn)器506只受到輕微的負(fù)載的電路。相位緩沖器508然后從相位旋轉(zhuǎn)器506驅(qū)動(dòng)至取樣鎖存器510同時(shí)提供對(duì)于相位旋轉(zhuǎn)器電路506所需要的輸入驅(qū)動(dòng)。優(yōu)選的是，接收相位緩沖器508以對(duì)于半率設(shè)計(jì)而言所必須的速率操作。還優(yōu)選的是，考慮到所估計(jì)的凈負(fù)載該相位緩沖器508提供足夠的上升和降落時(shí)間。
由于布線和/或門(mén)負(fù)載，接收相位緩沖器508可以包括任何將時(shí)鐘脈沖從源頭驅(qū)動(dòng)至具有高容量負(fù)載的電路上的電路。對(duì)于接收PLL501而言，優(yōu)選的是，相位緩沖器508使得在各個(gè)延遲階段上的負(fù)載以及用來(lái)從單個(gè)DLL將時(shí)鐘相位分支成四個(gè)傳送/接收磁心的驅(qū)動(dòng)能力相等。在當(dāng)前實(shí)施方案中采用的時(shí)鐘頻率下，相位緩沖器508其重要作用在于確保系統(tǒng)時(shí)鐘的合理上升和降落時(shí)間、工作循環(huán)以及抖動(dòng)性能。
一個(gè)優(yōu)選實(shí)施方案采用了兩個(gè)相位緩沖器508電路形態(tài)。如在圖18中所示一樣，第一個(gè)是被稱為閂鎖緩沖器580的偽差分正反饋閂鎖段。如在圖19中所示一樣，第二個(gè)形態(tài)只是一對(duì)反相器，并且被稱為反相緩沖器500。這兩種緩沖器類型用于不同用途。對(duì)于能量較高的抖動(dòng)最長(zhǎng)路徑而言，因?yàn)樵撾娐返哪芰抗?yīng)拒斥品質(zhì)所以使用閂鎖緩沖器580。這包括使來(lái)自接收PLL電路501的差分相位緩沖，進(jìn)入相位旋轉(zhuǎn)器506并且離開(kāi)該相位旋轉(zhuǎn)器506。反相緩沖器600主要用來(lái)緩沖單端時(shí)鐘脈沖至邏輯電平電路，包括磁心邏輯和取樣鎖存器510。
現(xiàn)在參照?qǐng)D18，該閂鎖緩沖器580通過(guò)交叉耦合n-信道裝置利用正反饋來(lái)操作以提供非?？焖俚霓D(zhuǎn)移。這對(duì)于避免電源噪聲而言是好的，因?yàn)檗D(zhuǎn)移定時(shí)是輸入的差分信號(hào)的函數(shù)。這避免了只使用其中一個(gè)單端側(cè)面來(lái)確定什么時(shí)候要轉(zhuǎn)移(例如反相器階段會(huì))，因此避免了依靠要求穩(wěn)定的能源。該電路其中一個(gè)缺點(diǎn)在于電流利用的有效DC電平，正常反相器沒(méi)有。另一個(gè)缺點(diǎn)在于沒(méi)有軌道來(lái)引導(dǎo)輸出。在所示的實(shí)施方案中，p信道裝置已經(jīng)打開(kāi)，因此使得下電平只能達(dá)到大約200mV。
現(xiàn)在參照?qǐng)D19，反相器緩沖器600依賴使用反相級(jí)602對(duì)以跟蹤p-至n-信道裝置的不匹配。這通過(guò)反相級(jí)602極大地改善了抖動(dòng)性能。不論什么時(shí)候使用倒相緩沖器600來(lái)提高電路的驅(qū)動(dòng)能力，都使用通過(guò)“e”能源來(lái)按指數(shù)增加反相器尺寸的一般規(guī)則。這在反相器電路的所有級(jí)上使上升和降落時(shí)間保持恒定。并且由于抖動(dòng)基本上是上升和降落時(shí)間的線性函數(shù)，所以這防止在任何一級(jí)處的過(guò)多抖動(dòng)。為了保持時(shí)鐘脈沖的工作循環(huán)，在圖19中所示的實(shí)施方案中選擇p-與n-信道的比例以便使在7sf中的兩個(gè)裝置的近似驅(qū)動(dòng)不匹配匹配。優(yōu)選的是，以最小的長(zhǎng)度將這些反相器定尺寸至最大速度性能。
主要通過(guò)能量利用和抖動(dòng)來(lái)測(cè)量相位緩沖器508特性。在大多數(shù)情況中，優(yōu)選的是交替使用增加的能量利用以便獲得更好的抖動(dòng)性能。圖6顯示出相位緩沖器472和508的示例性實(shí)施方案的抖動(dòng)和功率指數(shù)。模擬抖動(dòng)指數(shù)基于電源噪聲。對(duì)于傳送相位緩沖器472，則噪聲電平為75mVp-p。對(duì)于接收相位緩沖器508，噪聲電平為150mVp-p。所有指數(shù)在每個(gè)鏈路基礎(chǔ)上用于2.5Gbps。
表6XMT和RCV相位緩沖器性能(在2.5Gbps)

現(xiàn)在參照?qǐng)D22，該圖顯示出與c偏壓電路507和相位緩沖器電路508連接的相位旋轉(zhuǎn)器電路506的一個(gè)實(shí)施方案的形態(tài)的方框圖。該相位旋轉(zhuǎn)器506包括相位旋轉(zhuǎn)器電流緩沖器電路610、相位旋轉(zhuǎn)器電流電路612以及相位旋轉(zhuǎn)器磁心電路614。相位緩沖器電路508包括相位緩沖器磁心電路618和相位緩沖器后緩沖電路620。在Schmatz于2001年5月22日申請(qǐng)的題目為“Phase Rotator and Data Recovery ReceiverIncorporating said Phase Rotator”的美國(guó)專利申請(qǐng)序列號(hào)No.09/861668中更全面地說(shuō)明了相位旋轉(zhuǎn)器電路506、相關(guān)的c偏壓電路507和相位緩沖器電路508，該申請(qǐng)其全文在這里被引用作為參考。已經(jīng)如下提供了圖22的元件的示意性舉例圖表。
圖23為相位旋轉(zhuǎn)器c偏壓電路507的示例性示意圖。
圖24為相位旋轉(zhuǎn)器電流緩沖電路610的示例性示意圖。
圖26為相位旋轉(zhuǎn)器電流緩沖電流612的示例性示意圖。
圖28為相位旋轉(zhuǎn)器磁心電路614的示例性示意圖。
對(duì)于相位緩沖器電路508而言，圖29為相位旋轉(zhuǎn)器緩沖磁心電路618的示例性示意圖，并且圖30為相位旋轉(zhuǎn)器緩沖后緩沖電路620的示例性示意圖。
還提供有方框圖，用來(lái)更清楚地顯示出相位旋轉(zhuǎn)器506和相位緩沖器電路508。圖25為相位旋轉(zhuǎn)器電流緩沖器610六包裝611的方框圖。
圖27為相位旋轉(zhuǎn)器磁心電路614六包裝615的方框圖。
圖31顯示出基本FIR濾波器632的另一個(gè)實(shí)施方案，它具有八個(gè)來(lái)自八級(jí)/相位環(huán)振蕩器630的分接頭t1-t8。假設(shè)五個(gè)不同的加權(quán)因子是可用的，并且通過(guò)將子因子w1-w4加起來(lái)構(gòu)建它們。表7顯示出加權(quán)因子的初始形態(tài)。
表7從子因子w1-w4的加權(quán)因子m0-m4的結(jié)構(gòu)

圖32顯示出通過(guò)連續(xù)改變確定從每個(gè)相位分接頭到實(shí)際輸出的分布的加權(quán)因子來(lái)逐步改變輸出相位。例如，在步驟(a)中，在分接頭t1處的加權(quán)因子從w1改變到w1+w2，同時(shí)將在分接頭t8處的權(quán)重改變?yōu)?。對(duì)于權(quán)重?cái)?shù)值的“巧妙”設(shè)定而言，這將使輸出相位改變正好相位削波的1/4。在最后旋轉(zhuǎn)步驟(d)處，已經(jīng)使所有權(quán)重改變一個(gè)分接頭位置。這與在FIR的輸出處的一個(gè)相位削波的改變相對(duì)應(yīng)。
通過(guò)重復(fù)上述順序，可以調(diào)入任意相位設(shè)定。因?yàn)檫@是一循環(huán)操作，所以輸出相位的范圍不限于0-360度的間隔。這使得能夠連續(xù)地改變相位，由此進(jìn)行頻率調(diào)節(jié)。由于只是通過(guò)每次加上或減去一個(gè)子因子元素來(lái)改變加權(quán)因子，所以不會(huì)出現(xiàn)任何假信號(hào)脈沖。
在圖33顯示出根據(jù)本發(fā)明的六相位相位旋轉(zhuǎn)器640的簡(jiǎn)化示意圖。在六相位削波的情況中，通過(guò)三個(gè)子因子w0-w2的可變總和來(lái)構(gòu)建四個(gè)可能的加權(quán)因子m0-m3。溫度代碼邏輯電路產(chǎn)生用于電流的有線總和的控制信號(hào)。這使得在一次360度旋轉(zhuǎn)中從三級(jí)差分環(huán)振蕩器中能夠產(chǎn)生八個(gè)相位階躍。FIR部件的輸出優(yōu)選通過(guò)有線n-功能被求和。為了產(chǎn)生高質(zhì)量時(shí)鐘脈沖信號(hào)，優(yōu)選使用差分時(shí)鐘緩沖器。
圖34顯示出圖33的相位旋轉(zhuǎn)器電路的一個(gè)的詳細(xì)視圖。
雖然在這里已經(jīng)對(duì)優(yōu)選實(shí)施方案進(jìn)行了說(shuō)明，但是在設(shè)計(jì)上可以作出許多變化，并且這些變化對(duì)于那些制造領(lǐng)域的普通技術(shù)人員以及其它領(lǐng)域的普通技術(shù)人員而言是顯而易見(jiàn)的。上述性能和信號(hào)說(shuō)明決不是唯一適用于本發(fā)明的方法和系統(tǒng)的規(guī)范，本領(lǐng)域普通技術(shù)人員很容易想到替代的規(guī)范。因此，本發(fā)明的范圍只是由以下權(quán)利要求來(lái)限定。
權(quán)利要求
1.一種統(tǒng)一串行鏈路系統(tǒng)，它包括一發(fā)射機(jī)部分和一接收機(jī)部分，所述發(fā)射機(jī)部分和所述接收機(jī)部分中的一個(gè)還包括a.一鎖相環(huán)控制電路；b.與所述鎖相環(huán)控制電路連接的一相位旋轉(zhuǎn)器電路；c.所述相位旋轉(zhuǎn)器電路連接的一相位緩沖器電路；以及d.所述相位緩沖器電路連接的一均衡驅(qū)動(dòng)器電路；其中所述相位旋轉(zhuǎn)器電路被配置為從鎖相環(huán)控制電路中獲取一時(shí)鐘相位并且將該時(shí)鐘相位按模移位成所期望的相角。
2.如權(quán)利要求1所述的統(tǒng)一串行鏈路系統(tǒng)，其中所述鎖相環(huán)控制電路還包括一第一環(huán)路，所述第一環(huán)路包括a.一壓控振蕩器，它與相位旋轉(zhuǎn)器電路連接并且被配置為接收一粗略控制電壓信號(hào)和一精細(xì)控制電壓信號(hào)并且生成給相位旋轉(zhuǎn)器的時(shí)鐘相位和壓控振蕩器信號(hào)；b.與所述壓控振蕩器連接的用來(lái)接收壓控振蕩器信號(hào)的分頻器，該分頻器被配置為產(chǎn)生一分頻器輸出；c一相位-頻率檢測(cè)器，它與分頻器連接，而且被配置為接收分頻器輸出并產(chǎn)生一相位-頻率檢測(cè)器輸出；d.一電荷泵，它與相位-頻率檢測(cè)器連接，而且被配置為接收相位-頻率檢測(cè)器輸出并產(chǎn)生一電荷泵輸出；以及e.一多極環(huán)路濾波器，它與所述電荷泵和所述壓控振蕩器連接，該多極環(huán)路濾波器被配置為接收所述電荷泵輸出并產(chǎn)生送給壓控振蕩器的所述精細(xì)控制電壓信號(hào)。
3.如權(quán)利要求2所述的統(tǒng)一串行鏈路系統(tǒng)，其中所述鎖相環(huán)控制電路還包括一第二環(huán)路，所述第二環(huán)路包括a.一電壓比較器，它與所述多極環(huán)路濾波器連接，而且被配置為接收所述精細(xì)控制電壓信號(hào)；b.一標(biāo)準(zhǔn)信號(hào)發(fā)生器，它與所述電壓比較器連接，而且被配置為產(chǎn)生一標(biāo)準(zhǔn)信號(hào)；其中所述電壓比較器從所述精細(xì)控制電壓信號(hào)和所述標(biāo)準(zhǔn)信號(hào)中產(chǎn)生一比較器輸出；c.一鎖相環(huán)控制邏輯電路，它與所述比較器連接，被配置為對(duì)所述比較器輸出進(jìn)行取樣并且產(chǎn)生一控制邏輯輸出；d.一數(shù)字-模擬轉(zhuǎn)換器，它與所述鎖相環(huán)控制邏輯電路連接，而且被配置為接收所述控制邏輯輸出并且產(chǎn)生一控制電壓輸出；e.一低通濾波器，它與所述數(shù)字-模擬轉(zhuǎn)換器和壓控振蕩器連接，而且被配置為接收所述控制電壓輸出并產(chǎn)生所述粗略控制電壓信號(hào)。
4.如權(quán)利要求2或3所述的統(tǒng)一串行鏈路系統(tǒng)，其中所述壓控振蕩器是一雙延遲壓控振蕩器，它包括負(fù)偏斜延遲路徑和正常延遲路徑。
5.如權(quán)利要求4所述的統(tǒng)一串行鏈路系統(tǒng)，其中所述壓控振蕩器還包括多個(gè)可調(diào)諧延遲單元，所述延遲單元被配置為具有從大約80ps到大約125ps的可調(diào)諧延遲。
6.如前面權(quán)利要求中任一項(xiàng)所述的統(tǒng)一串行鏈路系統(tǒng)，其中所述相位緩沖器電路是一配置有通過(guò)交叉耦合n-通道裝置的正反饋的鎖存緩沖器。
7.如權(quán)利要求1-5中任一項(xiàng)所述的統(tǒng)一串行鏈路系統(tǒng)，其中所述相位緩沖器電路包括一對(duì)反相器。
8.如權(quán)利要求2-5中任一項(xiàng)或如直接或間接從屬于權(quán)利要求2的權(quán)利要求6或7所述的統(tǒng)一串行鏈路系統(tǒng)，其中所述多極濾波器還包括被配置為使電荷泵脈動(dòng)衰減的脈動(dòng)電容器以及被配置為使所述電荷泵穩(wěn)定其輸出并設(shè)定一主極的環(huán)路濾波電容器。
9.如權(quán)利要求6所述的統(tǒng)一串行鏈路系統(tǒng)，其中所述鎖存緩沖器包括至少一個(gè)CMOS、正邊緣觸發(fā)鎖存電路取樣鎖存器。
10.一種用于提供一統(tǒng)一串行鏈路的方法，該方法包括以下步驟a.提供一鎖相環(huán)控制電路；b.該鎖相環(huán)控制電路產(chǎn)生出一時(shí)鐘相位；c.使一相位旋轉(zhuǎn)器電路與所述鎖相環(huán)控制電路連接；d.所述相位旋轉(zhuǎn)器電路接收來(lái)自所述鎖相環(huán)控制電路的時(shí)鐘相位；e.所述相位旋轉(zhuǎn)器電路將所述時(shí)鐘相位按模移位成一所期望的相角；f.使一相位緩沖器電路與所述相位旋轉(zhuǎn)器電路連接；并且g.所述相位緩沖器電路將所述相角緩沖至一均衡驅(qū)動(dòng)器。
11.如權(quán)利要求10所述的提供統(tǒng)一串行鏈路的方法，還包括以下步驟a.提供與所述相位旋轉(zhuǎn)器電路連接的壓控振蕩器；b.提供用于壓控振蕩器的一精細(xì)控制電壓信號(hào)輸入；c.所述壓控振蕩器產(chǎn)生用于相位旋轉(zhuǎn)器的時(shí)鐘相位以及一壓控振蕩器信號(hào)；d.提供與所述壓控振蕩器連接的一分頻器；e.所述分頻器接收所述壓控振蕩器信號(hào)；f.所述分頻器產(chǎn)生一分頻器輸出；g.提供與所述分頻器連接的一相位-頻率檢測(cè)器；h.所述相位-頻率檢測(cè)器接收所述分頻器輸出并且產(chǎn)生一相位-頻率檢測(cè)器輸出；i.提供與所述相位-頻率檢測(cè)器連接的一電荷泵；j.所述電荷泵接收所述相位-頻率檢測(cè)器輸出并且產(chǎn)生一電荷泵輸出；k.提供與所述電荷泵和所述壓控振蕩器連接的一多極環(huán)路濾波器；l.所述多極環(huán)路濾波器接收所述電荷泵輸出；并且m.所述多極環(huán)路濾波器執(zhí)行向壓控振蕩器提供所述精細(xì)控制電壓信號(hào)的步驟。
12.如權(quán)利要求11所述的提供統(tǒng)一串行鏈路的方法，還包括以下步驟a.提供與所述多極環(huán)路濾波器連接的電壓比較器；b.所述電壓比較器接收來(lái)自所述環(huán)路濾波器的精細(xì)控制電壓信號(hào)；c.提供與所述電壓比較器連接的一標(biāo)準(zhǔn)信號(hào)發(fā)生器；d.所述標(biāo)準(zhǔn)信號(hào)發(fā)生器向所述電壓比較器提供一標(biāo)準(zhǔn)信號(hào)；e.所述電壓比較器從所述精細(xì)控制電壓信號(hào)和所述標(biāo)準(zhǔn)信號(hào)中產(chǎn)生一比較器輸出；f.提供與所述比較器連接的一鎖相環(huán)控制邏輯電路；g.所述鎖相環(huán)控制邏輯電路對(duì)所述比較器輸出進(jìn)行取樣，并由此產(chǎn)生出一控制邏輯輸出；h.提供與所述鎖相環(huán)控制邏輯電路連接的一數(shù)字-模擬轉(zhuǎn)換器；i.所述數(shù)字-模擬轉(zhuǎn)換器將所述控制邏輯輸出轉(zhuǎn)換成一控制電壓輸出；j.提供與所述數(shù)字-模擬轉(zhuǎn)換器和所述壓控振蕩器連接的一低通濾波器；k.所述低通濾波器接收所述控制電壓輸出并且產(chǎn)生一粗略控制電壓信號(hào)；并且l.所述壓控振蕩器接收所述粗略控制電壓信號(hào)。
13.如權(quán)利要求11或12所述的提供統(tǒng)一串行鏈路的方法，其中所述壓控振蕩器是一雙延遲壓控振蕩器，它包括負(fù)偏斜延遲路徑和正常延遲路徑。
14.如權(quán)利要求13所述的提供統(tǒng)一串行鏈路的方法，還包括以下步驟a.在所述壓控振蕩器內(nèi)設(shè)置多個(gè)可調(diào)諧延遲單元；并且b.調(diào)諧這些延遲單元以具有從大約80ps至大約125ps的延遲。
15.如權(quán)利要求10-14中任一項(xiàng)所述的提供統(tǒng)一串行鏈路的方法，其中提供一相位緩沖器電路的步驟包括提供一配置有通過(guò)交叉耦合n-通道裝置的正反饋的鎖存緩沖器。
16.如權(quán)利要求10-14中任一項(xiàng)所述的提供統(tǒng)一串行鏈路的方法，其中提供一相位緩沖器電路的步驟包括提供一對(duì)反相器。
17.如權(quán)利要求11-14中任一項(xiàng)或如直接或間接從屬于權(quán)利要求11的權(quán)利要求15或16所述的提供一統(tǒng)一串行鏈路系統(tǒng)的方法，其中提供一多極濾波器的步驟包括以下步驟a.提供一脈動(dòng)電容器；b.所述脈動(dòng)電容器使所述電荷泵脈動(dòng)衰減；c.提供一環(huán)路濾波電容器；并且d.所述環(huán)路濾波電容器使所述電荷泵輸出穩(wěn)定并且設(shè)定一主極。
18.如權(quán)利要求15所述的提供統(tǒng)一串行鏈路的方法，還包括在所述鎖存緩沖器內(nèi)設(shè)置至少一個(gè)CMOS、正邊緣觸發(fā)鎖存電路取樣鎖存器。
全文摘要
用于在有線媒體上傳送數(shù)字?jǐn)?shù)據(jù)的統(tǒng)一串行鏈路系統(tǒng)和方法，該媒體包括一發(fā)射機(jī)和一接收機(jī)。該系統(tǒng)包括一鎖相環(huán)(PLL)控制電路、一相位旋轉(zhuǎn)器電路、一相位緩沖器電路以及一均衡驅(qū)動(dòng)器電路。所述相位旋轉(zhuǎn)器電路構(gòu)成用來(lái)從所述鎖相環(huán)控制電路中獲取一時(shí)鐘相位，并且按模計(jì)算變換成所期望的相角。一個(gè)實(shí)施方案包括具有一數(shù)字粗環(huán)路和一模擬細(xì)環(huán)路的雙環(huán)PLL、一多級(jí)壓控振蕩器、一電壓比較器、一PLL控制邏輯電路、一數(shù)字－模擬計(jì)數(shù)器和一低通濾波器。所述細(xì)環(huán)路包括所述振蕩器、一分頻器、一相位－頻率檢測(cè)器、一電荷泵和一環(huán)路濾波器。
文檔編號(hào)H03L7/099GK1486534SQ02803710
公開(kāi)日2004年3月31日 申請(qǐng)日期2002年1月15日 優(yōu)先權(quán)日2001年1月16日
發(fā)明者海丹·C·克蘭福德, 斯塔西·J·賈文, 弗農(nóng)·R.·諾曼, 保羅·A.·奧澤斯基, 馬丁·L.?，敶? 約瑟夫·M.·史蒂文斯, J 賈文, M. 史蒂文斯, A. 奧澤斯基, L.?，敶? R. 諾曼, 海丹 C 克蘭福德 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司