專利名稱：具有數(shù)據(jù)反相電路的集成電路設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設(shè)備，尤其是涉及具有高數(shù)據(jù)帶寬的集成電路設(shè)備。
背景技術(shù)：
支持高數(shù)據(jù)帶寬的集成電路設(shè)備有可能受到并發(fā)開關(guān)噪聲(SimultaneousSwitching Noise，SSN)的損害，尤其是當(dāng)以高頻率轉(zhuǎn)換多個輸出管腳(pin)，或驅(qū)動并行信號線組(例如總線)時。傳統(tǒng)的減少SSN的技術(shù)包括利用數(shù)字反相電路，操作該電路以限制在連續(xù)的數(shù)據(jù)輸出周期切換數(shù)值的并行數(shù)據(jù)信號的數(shù)量。例如，圖1說明了傳統(tǒng)的數(shù)據(jù)反相電路100。該電路包括輸入XOR電路110、數(shù)據(jù)比較器130、以及輸出XOR電路120。輸入XOR電路110接收多個當(dāng)前輸入信號FDO1-FDO8，以及從數(shù)據(jù)轉(zhuǎn)換電路100的并行輸出管腳反饋回來的多個先前的輸出信號DO1-DO8。輸入XOR電路110中的XOR邏輯門產(chǎn)生多個供給數(shù)據(jù)比較器130的輸入端的信號。該數(shù)據(jù)比較器130被配置為只要在數(shù)據(jù)對(FDO1，DO1)、(FDO2，DO2)、(FDO3，DO3)、(FDO4，DO4)、(FDO5，DO5)、(FDO6，DO6)、(FDO7，DO7)和(FDO8，DO8)之間的位差(bit difference)數(shù)(Δ)大于或等于四(4)，產(chǎn)生具有邏輯值1的單個奇偶校驗(yàn)信號(S)。這樣，如果DO1-DO8先前的值＝
，DO1-DO8的新值＝[11111110]，由于Δ＝7，于是奇偶校驗(yàn)信號S的值將為1。在這種情況下，新的輸出信號DO1-DO8將是
，其意味著在新舊輸出信號之間，僅有一個輸出信號的管腳將切換數(shù)值。奇偶校驗(yàn)信號S也將作為數(shù)據(jù)反相電路100的輸出，以便接收輸出信號的電路或設(shè)備可以正確地解釋他們的值。相反，如果DO1-DO8先前的值＝
，同時FDO1-FDO8的新值＝
，因?yàn)棣ぃ?，于是奇偶校驗(yàn)信號S的值將為0。在這種情況下，輸出XOR電路120將不執(zhí)行數(shù)據(jù)轉(zhuǎn)換操作，同時將產(chǎn)生值為
的新的輸出信號DO1-DO8。
在由Takashima申請的美國專利第5931927中公開了另外一項(xiàng)用于在輸出并行信號到數(shù)據(jù)總線的集成電路中減少SSN的傳統(tǒng)技術(shù)。尤其是，′927專利的圖3描述了一種輸入/輸出設(shè)備，此設(shè)備產(chǎn)生m位的數(shù)據(jù)信號和單位奇偶校驗(yàn)信號至總線。如果需要使得在輸出循環(huán)產(chǎn)生的“1”信號值的數(shù)量近似等于“0”信號值的數(shù)量，將可能使m位信號的一半反相。尤其是，′927專利示出了電路A(左側(cè))和電路A(右側(cè))，每一電路接收m位數(shù)據(jù)。如果電路A(左側(cè))和電路A(右側(cè))都收到邏輯信號1，那么來自兩個電路的奇偶校驗(yàn)輸出等于“1”，其反映了出現(xiàn)的“1”比“0”多這樣一個事實(shí)。當(dāng)這種情況發(fā)生時，由專用的XNOR門產(chǎn)生的數(shù)據(jù)反相標(biāo)記，將被設(shè)置為邏輯值1。當(dāng)數(shù)據(jù)反相標(biāo)記設(shè)置為邏輯值1時，電路A(右側(cè))的輸出將被這個數(shù)據(jù)反相電路反相。因此，輸出緩沖(左側(cè))將會接收從電路A(左側(cè))中輸出的所有“1”，同時輸出緩沖(右側(cè))將會接收來自數(shù)據(jù)反相電路的所有“0”。單位輸出緩沖器也會產(chǎn)生標(biāo)記信號(F1)，使得一旦數(shù)據(jù)傳到總線，就可以正確地解釋來自電路A(右側(cè))的反相數(shù)據(jù)。
因此，在′927專利的圖3中，如果在第一循環(huán)中，提供給電路A(左側(cè))和電路A(右側(cè))的m位數(shù)據(jù)信號為11111000和00000111，且在第二循環(huán)中提供的m位數(shù)據(jù)信號為00000111和11111000，那么將不會設(shè)置數(shù)據(jù)反相標(biāo)記，同時在接下來的循環(huán)中提供給總線的m位數(shù)據(jù)為第一循環(huán)11111000 00000111↓↓↓↓↓↓↓↓ ↓↓↓↓↓↓↓↓第二循環(huán)00000111 11111000Δ＝16因此，采用′927專利圖3的電路，在第一循環(huán)產(chǎn)生的“1”的數(shù)量和“0”的數(shù)量相同(各8個)在第二循環(huán)產(chǎn)生的“1”的數(shù)量和“0”的數(shù)量也相同(各8個)。然而，從第一循環(huán)到第二循環(huán)位差(Δ)數(shù)等于最大值“16”(也就是，Δ＝16)，其意味著當(dāng)從第一循環(huán)傳送到第二循環(huán)時，到總線的所有輸出信號線將被由高到低或是由低到高切換。即使在第一和第二循環(huán)所有“1”的數(shù)量和“0”的數(shù)量維持在一個相等的電平上，高電平轉(zhuǎn)換(high level of switching)也會導(dǎo)致不可接受的并發(fā)開關(guān)噪聲。
因此，盡管這些傳統(tǒng)技術(shù)可用于減少并發(fā)開關(guān)噪聲，但是仍然需要能夠處理對SSN具有高度免疫性的高數(shù)據(jù)帶寬的數(shù)據(jù)轉(zhuǎn)換電路。

發(fā)明內(nèi)容
根據(jù)本發(fā)明實(shí)施例的集成電路設(shè)備，在執(zhí)行高速數(shù)據(jù)帶寬轉(zhuǎn)換操作時減少了并發(fā)開關(guān)噪聲(Simultaneous Switching Noise，SSN)。這些設(shè)備能夠把原先以并行格式中產(chǎn)生和處理的數(shù)據(jù)以串行格式交織至數(shù)據(jù)管腳上?？梢栽诖鎯υO(shè)備中產(chǎn)生并行格式數(shù)據(jù)，所述存儲設(shè)備諸如帶有4位預(yù)取的雙數(shù)據(jù)速率(DDR)存儲設(shè)備，或是其它可以配置為可驅(qū)動多個帶有并行數(shù)據(jù)流的信號線的設(shè)備，包括總線驅(qū)動電路。
在本發(fā)明的一些實(shí)施例中，提供了一種數(shù)據(jù)反相電路來并行處理新的數(shù)據(jù)，同時也估算與先前產(chǎn)生的輸出信號相關(guān)的新數(shù)據(jù)，其可作為到數(shù)據(jù)反相電路的輸入被反饋。尤其是，數(shù)據(jù)反相電路被配置為在第一和第二數(shù)據(jù)有序組(ordered group)相應(yīng)的位之間執(zhí)行位對位的比較，估算在輸入端并行接收的第一和第二數(shù)據(jù)有序組之間的位差。反相電路還被配置為當(dāng)?shù)谝粩?shù)據(jù)有序組和第二數(shù)據(jù)有序組版本之間的位差數(shù)大于第二數(shù)據(jù)有序組位數(shù)一半時，在其輸出端并行產(chǎn)生第一數(shù)據(jù)有序組的版本和第二數(shù)據(jù)有序組的反相版本。第一數(shù)據(jù)有序組的版本可以是數(shù)據(jù)的未反相版本或反相版本。
為了減少與數(shù)據(jù)反相電路相關(guān)的定時關(guān)鍵路徑(timing critical path)的延遲，在本發(fā)明的一些實(shí)施例中提供了多個實(shí)質(zhì)上并行的定時路徑。尤其是，數(shù)據(jù)反相電路可以被配置為包括第一XOR電路，此電路被配置為接收在數(shù)據(jù)反相電路輸入端并行接收的第一和第二數(shù)據(jù)有序組。同樣還提供第二XOR電路。該第二XOR電路被配置為接收第一數(shù)據(jù)有序組和第二數(shù)據(jù)有序組的反相版本。該第一數(shù)據(jù)有序組的反相版本可由反相電路產(chǎn)生。
該電路反相電路同樣可以包括第一比較器，其被配置為產(chǎn)生未反相奇偶校驗(yàn)信號(NPi)以響應(yīng)由第一XOR電路產(chǎn)生的信號；同時包括第二比較器，其被配置為產(chǎn)生反相奇偶校驗(yàn)信號(IPi)以響應(yīng)由第二XOR電路產(chǎn)生的信號。也可以提供選擇電路。該選擇電路被配置為產(chǎn)生第二奇偶校驗(yàn)信號(S2)來響應(yīng)第一奇偶校驗(yàn)信號(S1)和未反相和反相奇偶校驗(yàn)信號(NPi和IPi)。該選擇電路被優(yōu)選配置為使得當(dāng)?shù)谝黄媾夹ｒ?yàn)信號為假(即S1＝0)時，選擇未反相奇偶校驗(yàn)信號作為第二奇偶校驗(yàn)信號，而當(dāng)?shù)谝黄媾夹ｒ?yàn)信號為真(即S1＝1)時，選擇反相奇偶校驗(yàn)信號(IPi)作為第二奇偶校驗(yàn)信號。
根據(jù)本發(fā)明另一個實(shí)施例的集成電路設(shè)備包括數(shù)據(jù)反相電路，其被配置為估算至少與先前輸出數(shù)據(jù)有序組并行的第一和第二當(dāng)前輸入數(shù)據(jù)有序組。尤其是，數(shù)據(jù)反相電路包括主要組合邏輯，其可以被配置為分別輸出第一和第二當(dāng)前輸入數(shù)據(jù)有序組的反相或是未反相版本，作為第一和第二當(dāng)前輸入數(shù)據(jù)有序組。該主要組合邏輯被配置為使得先前輸出數(shù)據(jù)有序組和第一當(dāng)前輸出數(shù)據(jù)有序組之間的位反相數(shù)量(Δ)保持為少于或是等于第一當(dāng)前輸出數(shù)據(jù)有序組的一半尺寸。這個邏輯也可以被配置為使得第一當(dāng)前輸出數(shù)據(jù)有序組和第二當(dāng)前輸出數(shù)據(jù)有序組之間的位反相數(shù)量保持為少于或等于第二當(dāng)前輸出數(shù)據(jù)有序組的一半尺寸。在這種方式下，經(jīng)歷從一個循環(huán)到下一個循環(huán)的信號線或管腳的數(shù)量被保持相當(dāng)較小來抑制并發(fā)開關(guān)噪聲。


圖1是根據(jù)現(xiàn)有技術(shù)的數(shù)據(jù)反相電路的電路原理圖。
圖2是根據(jù)本發(fā)明一個實(shí)施例的集成電路設(shè)備的電路原理圖。
圖3是可用在圖2設(shè)備中的數(shù)據(jù)反相電路的方框圖。
圖4是形成圖3數(shù)據(jù)反相電路中的第一定時路徑的元件的電路原理5是形成圖3數(shù)據(jù)反相電路中的第二和第三定時路徑的元件的電路原理6是可在圖3數(shù)據(jù)反相電路中使用的數(shù)據(jù)比較器的電路原理圖。
圖7是可在圖2設(shè)備中使用的可選數(shù)據(jù)反相電路。
具體實(shí)施例方式
在這里將參考附圖對本發(fā)明進(jìn)行詳細(xì)描述，其中，在附圖中展示了本發(fā)明的優(yōu)選實(shí)施例。然而，本發(fā)明可以通過多種不同形式來具體實(shí)現(xiàn)，而不應(yīng)理解為限制于在此提出的實(shí)施例；相反的，提供這些實(shí)施例是為了使該公開清楚和完整，并充分地將本發(fā)明的范圍傳達(dá)給本領(lǐng)域的技術(shù)人員。相同的附圖標(biāo)記自始至終表示相同的元件，信號線路及其上的信號將由相同的附圖標(biāo)記來指示。信號也可以被同步和/或經(jīng)過較少的布爾運(yùn)算(例如反相)而不被認(rèn)為是不同的信號。例如信號名稱的后綴B(或前綴/)表示互補(bǔ)數(shù)據(jù)或信息信號，或有效低控制信號。
參考圖2，根據(jù)本發(fā)明實(shí)施例的集成電路設(shè)備200包括存儲單元陣列210、數(shù)據(jù)反相電路300、奇偶校驗(yàn)位緩沖器230和輸出數(shù)據(jù)緩沖器220。根據(jù)本實(shí)施例的一個方面，集成電路設(shè)備200是一個雙數(shù)據(jù)速率(DDR)存儲設(shè)備，同時且存儲單元陣列210被配置成支持4位預(yù)取操作以響應(yīng)讀取指令。具體地說，該存儲單元陣列210可以有足夠的容量和總線寬度來支持產(chǎn)生32位并行數(shù)據(jù)的讀取操作。這32位可以被表示成FDOi_1至FDOi_4(i＝1至8)。如將在下文中進(jìn)行詳細(xì)的表1所述，這32位數(shù)據(jù)可以從與具有周期T的時鐘信號的前沿上升邊(比如，上升沿)同步的存儲單元陣列210讀取，其中2T表示從存儲單元陣列210讀取并行數(shù)據(jù)的連續(xù)操作之間的時間間隔。
數(shù)據(jù)反相電路300被配置為并行產(chǎn)生輸出信號DOi_1至DOi_4(i＝1至8)和奇偶校驗(yàn)位信號Sj(j＝1至4)。如圖所示，數(shù)據(jù)輸出信號DOi_4被反饋回來作為數(shù)據(jù)反相電路300的輸入。因此，在描述的實(shí)施例當(dāng)中，數(shù)據(jù)反相電路300被配置為產(chǎn)生32個數(shù)據(jù)輸出信號[DO1_1:DO8_1]、[DO1_2:DO8_2]、[DO1_3:DO8_3]和[DO1_4:DO8_4]來響應(yīng)32個數(shù)據(jù)輸入信號[FDO1_1:FDO8_1]、[FDO1_2:FDO8_2]、[FDO1_3:FDO8_3]和[FDO1_4:FDO8_4]以及作為反饋提供的八(8)數(shù)據(jù)輸出信號[DO1_4:DO8_4]。同時提供數(shù)據(jù)輸出緩沖器220和奇偶校驗(yàn)位緩沖器230。數(shù)據(jù)輸出緩沖器220被配置為并行地接收數(shù)據(jù)輸出信號DOi_1至DOi_4(i＝1至8)。如下文中參照表2所詳細(xì)圖解和描述的那樣，數(shù)據(jù)輸出緩沖器220被配置為對四組數(shù)據(jù)輸出信號中的每一組進(jìn)行交織，并將交織后的信號供給多個數(shù)據(jù)輸出管腳DQ1-DQ8。奇偶校驗(yàn)位緩沖器230被配置為并行地接收奇偶校驗(yàn)位信息Sj(j＝1至4)，和將這些信號以串行格式交織到輸出奇偶校驗(yàn)信號線(表示為PARITYBIT)。等于“1”的奇偶校驗(yàn)位信號表示在輸出管腳DQ1-DQ8上的相應(yīng)數(shù)據(jù)已經(jīng)被反相。而等于“0”的奇偶校驗(yàn)位信號則表示在輸出管腳DQ1-DQ8上的相應(yīng)數(shù)據(jù)沒有被反相。
這里將參考表1，對根據(jù)本發(fā)明一些實(shí)施例的數(shù)據(jù)反相電路300的操作進(jìn)行描述。尤其是，表1描述了標(biāo)示為0-、0+、2T+、4T+、6T+的五個時間點(diǎn)上數(shù)據(jù)反相電路300的操作，其中“T”表示時鐘信號(未示出)的周期，0-和0+分別表示正好在時鐘信號初始前沿之前和之后的時間。時間點(diǎn)2T+、4T+、6T+表示正好在時鐘信號的相應(yīng)前沿之后的相應(yīng)時間點(diǎn)，它們被等于兩個時鐘信號周期的時間間隔分隔開。表1中被突出顯示的條目(即斜體表示)表示已經(jīng)經(jīng)過數(shù)據(jù)反相的數(shù)據(jù)串。
數(shù)據(jù)反相電路300在四組有序數(shù)據(jù)組之間執(zhí)行數(shù)據(jù)比較操作，如果需要的話，當(dāng)兩個連續(xù)數(shù)據(jù)組之間的位差(bit difference)數(shù)大于組內(nèi)數(shù)據(jù)位數(shù)量的一半時執(zhí)行數(shù)據(jù)反相操作?？梢酝ㄟ^分析表1的條目更詳細(xì)地了解這些操作。

表1
作為第一例子，表1說明在時間0-，與組4相關(guān)的8位輸出數(shù)據(jù)(即DO1_4到DO8_4)等于[10111100]，并且在時間0+，與組1相關(guān)的8位輸入數(shù)據(jù)(即FDO1_1到FDO8_1)等于[11110100]。這兩個8位數(shù)據(jù)串之間的數(shù)據(jù)比較操作展示了“小于4”(＜4)的位差(Δ)DO1_4至DO8_4 FDO1_1至FDO8_1Δ1 1 NO0 1 Yes1 1 No1 1 No1 0 Yes1 1 No0 0 No0 0 No這樣，在Δ＝2的第一例子中，在數(shù)據(jù)比較中僅檢測出兩(2)個位差，這意味著與組1相關(guān)的輸出數(shù)據(jù)(即DO1_1到DO8_1)將不會被反相(即在時間0+，[FDO1_1:FDO8_1]等于[DO1_1:DO8_1]并且第一奇偶校驗(yàn)信號S1＝0)。
作為第二例子，表1說明在時間0+，與組1相關(guān)的8位輸出數(shù)據(jù)(即DO1_1到DO8_1)等于[11110100]，并且在時間0+，與組2相關(guān)的8位輸入數(shù)據(jù)(即FDO1_2到FDO8_2)等于[11011010]。這兩個8位數(shù)據(jù)串之間的數(shù)據(jù)比較操作展示了“不小于4”(即≥4)的位差(Δ)
DO1_1至DO8_1 FDO1_2至FDO8_2Δ1 1 No1 1 No1 0 Yes1 1 No0 1 Yes1 0 Yes0 1 Yes0 0 No這樣，在Δ＝4的第二例子中，在數(shù)據(jù)比較中檢測出四(4)個位差，這意味著在時間0+，與組2相關(guān)的輸出數(shù)據(jù)(即DO1_1到DO8_1)將會被反相(即在時間0+，[DO1_2:DO8_2]相對于[FDO1_2:FDO8_2]被反相，并且第二奇偶校驗(yàn)信號S2＝1)。
作為第三例子，表1說明在時間0+，與組2相關(guān)的8位輸出數(shù)據(jù)(即DO1_2到DO8_2)等于
，并且在時間0+，與組3相關(guān)的輸入數(shù)據(jù)的8位(即，F(xiàn)DO1_3到FDO8_3)等于
。這兩個8位數(shù)據(jù)串之間的數(shù)據(jù)比較操作展示了“小于4”(＜4)的位差(Δ)DO1_2至DO8_2 FDO1_3至FDO8_3Δ0 0 No0 0 No1 0 Yes0 0 No0 0 No1 1 No0 1 Yes1 0 Yes這樣，在Δ＝3的第三例子中，在數(shù)據(jù)比較中僅檢測出三(3)個位差，這意味與組3相關(guān)的輸出數(shù)據(jù)(即DO1_3到DO8_3)將不會被反相(即在時間0+，[FDO1_3:FDO8_3]等于[DO1_3:DO8_3]，并且第三奇偶校驗(yàn)信號S3＝0)。
作為第四例子，表1說明在時間0+，與組3相關(guān)的8位輸出數(shù)據(jù)(即DO1_3到DO8_3)等于
，并且在時間0+，與組4相關(guān)的8位輸入數(shù)據(jù)(即FDO1_4到FDO8_4)等于[11101100]。這兩個8位數(shù)據(jù)串之間的數(shù)據(jù)比較操作展示了“不小于4”(即≥4)的位差(Δ)DO1_3至DO8_3 FDO1_4至FDO8_4Δ0 1 Yes0 1 Yes0 1 Yes0 0 No0 1 Yes1 1 No1 0 Yes0 0 No這樣，在Δ＝5的第四例子中，在數(shù)據(jù)比較中檢測出五(5)個位差，這意味著與組4相關(guān)的輸出數(shù)據(jù)(即DO1_4 to DO8_4)將被反相，(即在時間0+，[DO1_4:DO8_4]相對于[FDO1_4:FDO8_4]被反相，并且第四奇偶校驗(yàn)信號S4＝1)。
作為第五例子，表1說明在時間4T+，與組1相關(guān)的8位輸出數(shù)據(jù)(即DO1_1到DO8_1)等于
，并且在時間0+，與組2相關(guān)的8位輸入數(shù)據(jù)(即FDO1_2到FDO8_2)等于[11010101]。這兩個8位數(shù)據(jù)串之間的數(shù)據(jù)比較操作展示了“不小于4”(即≥4)的位差(Δ)
DO1_1至DO8_1FDO1_2至FDO8_2Δ01 Yes01 Yes10 Yes11 No10 Yes11 No00 No01 Yes這樣，在Δ＝5的第五例子中，在數(shù)據(jù)比較中檢測出五(5)個位差，這意味著與組2相關(guān)的輸出數(shù)據(jù)(即DO1_2 to DO8_2)將被反相(即在時間4T+，[DO1_2:DO8_2]相對于[FDO1_2:FDO8_2]反相，并且第二奇偶校驗(yàn)信號S2＝1)。
作為第六和最后一個例子，表1說明在時間6T+，與組3相關(guān)的8位輸出數(shù)據(jù)(即DO1_3到DO8_3)等于[10011001]，并且在時間6T+，與組4相關(guān)的8位輸入數(shù)據(jù)(即FDO1_4到FDO8_4)等于[10011001]。這兩個8位數(shù)據(jù)串之間的數(shù)據(jù)比較操作展示了“小于4”(＜4)的位差(Δ)DO1_3至DO8_3 FDO1_4至FDO8_4Δ1 1 No0 0 No0 0 No1 1 No1 1 No0 0 No0 0 No1 1 No這樣，在Δ＝0的第六例子中，在數(shù)據(jù)比較中沒有檢測出位差，這意味著與組4相關(guān)的輸出數(shù)據(jù)(即DO1_4 to DO8_4)將不被反相(即在時間6T+，[FDO1_4:FDO8_4]等于[DO1_4:DO8_4]，并且第四奇偶校驗(yàn)信號S4＝0)。
可以在時鐘信號的連續(xù)上升沿和下降沿上從輸出緩沖器220中讀出表1所示的、在時間點(diǎn)0+和2T+的8組反相和未反相輸出數(shù)據(jù)，該時鐘信號由等于T的時間間隔隔開。尤其是，表2說明并行輸出數(shù)據(jù)的有序組(ordered group)((DO1_1:DO8_1)、(DO1_2:DO8_2)、(DO1_3:DO8_3)和(DO1_4:DO8_4))是如何被交織至多個輸出管腳DQ1-DQ8之上的。這樣，在時間點(diǎn)t＝0、0.5T、1T和1.5T，DQ1-DQ8的每一輸出管腳接收4位串行數(shù)據(jù)，這些數(shù)據(jù)最初是從存儲單元陣列210并行讀取的。例如，第一輸出管腳DQ1產(chǎn)生下列重復(fù)的數(shù)據(jù)位串行序列(DO1_1、DO1_2、DO1_3、DO1_4、DO1_1、...、DO1_4、...)。和表1一樣，表2中被突出顯示(斜體)的條目表示為了減少集成電路設(shè)備200中的并發(fā)開關(guān)噪聲(SSN)而被反相的數(shù)據(jù)。與反相的條目相關(guān)的奇偶校驗(yàn)位(Sj)表示為具有邏輯值1。因此，如表2所示，在任何點(diǎn)上輸出管腳DQ1-DQ8上的八(8)位數(shù)據(jù)的轉(zhuǎn)換不會導(dǎo)致多于4個管腳從高到低或從低到高切換。

表2現(xiàn)參照圖7，根據(jù)本發(fā)明的一個實(shí)施例的數(shù)據(jù)反相電路300′包括主要的組合邏輯。如圖所示，數(shù)據(jù)反相電路300′包括多個XOR邏輯電路701-704和321-324。XOR邏輯電路701可類似于圖1的XOR邏輯電路110。尤其是，XOR邏輯電路701可包括八(8)個2輸入XOR邏輯門，所述邏輯門被配置為接收第一輸入信號有序組FDOi-1和第四輸出信號有序組DOi_4，其中i＝1 to 8。這些信號在每個XOR門邏輯中按照下列順序配對{(DO1_4，F(xiàn)DO1_1)，(DO2_4，F(xiàn)DO2_1)，(DO3_4，F(xiàn)DO3_1)，(DO4_4，F(xiàn)DO4_1)，(DO5_4，F(xiàn)DO5_1)，(DO6_4，F(xiàn)DO6_1)，(DO7_4，F(xiàn)DO7_1)和(DO8_4，F(xiàn)DO8_1)}。XOR邏輯電路701產(chǎn)生可作為輸入提供給比較器711的多位輸出(表示為8位)。比較器711可在構(gòu)造上等同于圖1的比較器130。尤其是，比較器711可配置為當(dāng)FDOi_1和DOi_4之間的位差數(shù)(Δ)大于(或等于)四(4)(即不小于4)時產(chǎn)生具有邏輯值1的單個奇偶校驗(yàn)信號(顯示為S1)，并且當(dāng)位差數(shù)小于4時具有邏輯值0。另外，通過設(shè)計比較器711可以獲得相同的并發(fā)開關(guān)噪聲，以便當(dāng)FDOi_1和DOi_4之間的位差數(shù)大于四(4)(即Δ＞4)時單個奇偶校驗(yàn)信號S1具有邏輯值1，而當(dāng)位差數(shù)不大于4(即Δ≤4)時具有邏輯值0。
XOR邏輯電路321被配置為接收第一奇偶校驗(yàn)信號S1和第一輸入信號有序組FDOi_1。XOR邏輯電路321可在構(gòu)造上等同于圖1的XOR邏輯電路120。當(dāng)?shù)谝黄媾夹ｒ?yàn)信號S1設(shè)置為邏輯值1時，第一輸出信號有序組DOi_1將等于/(FDOi_1)，其中″/″表示數(shù)據(jù)反相操作。另外，當(dāng)?shù)谝黄媾夹ｒ?yàn)信號S1設(shè)置為邏輯值0時，則DOi_1＝FDOi_1，其作為反饋信號操作。這些操作也可通過表1和上述例子說明。
XOR邏輯電路702也可包括八(8)個2輸入XOR邏輯門，其被配置為接收第二輸入信號有序組FDOi_2和第一輸出信號有序組DOi_1。這些信號在8個XOR邏輯門的每一個中按照下列順序配對{(DO1_1，F(xiàn)DO1_2)，(DO2_1，F(xiàn)DO2_2)，(DO3_1，F(xiàn)DO3_2)，(DO4_1，F(xiàn)DO4_2)，(DO5_1，F(xiàn)DO5_2)，(DO6_1，F(xiàn)DO6_2)，(DO7_1，F(xiàn)DO7_2)和(DO8_1，F(xiàn)DO8_2)。XOR邏輯電路702產(chǎn)生可作為輸入提供給比較器712的多位輸出(表示為8-位)。比較器712可在構(gòu)造上等同于比較器711。尤其是，比較器712可被配置為當(dāng)FDOi_2和DOi_1之間的位差數(shù)(Δ)大于(或等于)四(4)(即不小于4)時產(chǎn)生具有邏輯值1的單個奇偶校驗(yàn)信號(表示為S1)，并當(dāng)位差數(shù)小于4時為邏輯值0。XOR邏輯電路322可被配置為接收第二奇偶校驗(yàn)信號S2和第二輸入信號有序組FDOi_2。XOR邏輯電路322可在構(gòu)造上等同于XOR邏輯電路321。當(dāng)?shù)诙媾夹ｒ?yàn)信號S2設(shè)置為邏輯值1時，則第二輸出信號有序組DOi_2等于/(FDOi_2)。另外，當(dāng)?shù)诙媾夹ｒ?yàn)信號S2設(shè)置為邏輯值0時，則DOi_2＝FDOi_2，而不進(jìn)行反相。
圖7中的XOR邏輯電路703也可包括八(8)個2輸入XOR邏輯門，其被配置為接收第三輸入信號有序組FDOi_3和第二輸出信號有序組DOi_2，其作為反饋信號操作。這些信號在8個XOR邏輯門的每一個中按照下列順序配對{(DO1_2，F(xiàn)DO1_3)，(DO2_2，F(xiàn)DO2_3)，(DO3_2，F(xiàn)DO3_3)，(DO4_2，F(xiàn)DO4_3)，(DO5_2，F(xiàn)DO5_3)，(DO6_2，F(xiàn)DO6_3)，(DO7_2，F(xiàn)DO7_3)和(DO8_2，F(xiàn)DO8_3)。XOR邏輯電路703產(chǎn)生可作為輸入提供給比較器713的多位輸出(表示為8位)。比較器713可在構(gòu)造上等同于比較器712。尤其是，當(dāng)FDOi_3和DOi_2之間的位差數(shù)(Δ)大于(或等于)四(4)(即不小于4)時，比較器713可被配置為產(chǎn)生具有邏輯值1的單個奇偶校驗(yàn)信號(表示為S3)，而當(dāng)位差數(shù)小于4時產(chǎn)生邏輯值0。XOR邏輯電路323被配置為接收第三奇偶校驗(yàn)信號S3和第三輸入信號有序組FDOi_3。XOR邏輯電路323可在構(gòu)造上等同于XOR邏輯電路322。當(dāng)?shù)谌媾夹ｒ?yàn)信號S3設(shè)置為邏輯值1時，則第三輸出信號有序組DOi_3將等于/(FDOi_3)。另外，當(dāng)?shù)谌媾夹ｒ?yàn)信號S3設(shè)置為邏輯值0時，則DOi_3＝FDOi_3，而不進(jìn)行反相。
最后，圖7中的XOR邏輯電路7O4也可包括八(8)個2輸入XOR邏輯門，其被配置為接收第四輸入信號有序組FDOi_4和第三輸出信號有序組DOi_3。這些信號在8個XOR邏輯門的每一個中按照下列順序配對{(DO1_3，F(xiàn)DO1_4)，(DO2_3，F(xiàn)DO2_4)，(DO3_3，F(xiàn)DO3_4)，(DO4_3，F(xiàn)DO4_4)，(DO5_3，F(xiàn)DO5_4)，(DO6_3，F(xiàn)DO6_4)，(DO7_3，F(xiàn)DO7_4)和(DO8_3，F(xiàn)DO8_4)。XOR邏輯電路704產(chǎn)生可作為輸入提供給比較器714的多位輸出(表示為8位)。比較器714可在構(gòu)造上等同于比較器713。尤其是，比較器714可配置為當(dāng)FDOi_4和DOi_3之間的位差數(shù)(Δ)大于(或等于)四(4)(即不小于4)時產(chǎn)生具有邏輯值1的單個奇偶校驗(yàn)信號(表示為S4)，并當(dāng)位差數(shù)小于4時產(chǎn)生邏輯值0。XOR邏輯電路324被配置為接收第四奇偶校驗(yàn)信號S4和第四輸入信號有序組FDOi_4。XOR邏輯電路324可在構(gòu)造上等同于XOR邏輯電路323。當(dāng)?shù)谒钠媾夹ｒ?yàn)信號S4設(shè)置為邏輯值1時，則第四輸出信號有序組DOi_4等于/(FDOi_4)。另外，當(dāng)?shù)谒钠媾夹ｒ?yàn)信號S4設(shè)置為邏輯值0時，則DOi_4＝FDOi_4。
圖7的數(shù)據(jù)反相電路300′的定時性能可受到定時關(guān)鍵途徑(timing criticalpath)通過所有4個XOR邏輯電路701-704這一事實(shí)的限制。因此，在輸出信號DOi_4變?yōu)橛行е埃瑢⑿枰?個邏輯元件的串行遍歷(serial traversal)(701，711和321)、(702，712和322)、(703，713和323)和(704，714和324)。
為了解決定時性能限制問題，這在高頻設(shè)備應(yīng)用中會很重要，提供圖3的數(shù)據(jù)反相電路300作為優(yōu)選實(shí)施例。尤其是，圖3的數(shù)據(jù)反相電路300包括當(dāng)產(chǎn)生輸出信號DOi_1到DOi_4時本質(zhì)上并行操作的七(7)個定時路徑。第一定時路徑包括XOR邏輯電路301、比較器311和XOR邏輯電路321的串行組合。將由圖4對這三個電路的詳細(xì)電路原理圖進(jìn)行全面的圖解。第二定時路徑包括XOR邏輯電路302、比較器312、選擇器電路341和XOR邏輯電路322的組合。第三定時路徑包括反相電路351、XOR邏輯電路303、比較器313、選擇器電路341和XOR邏輯電路322的組合。將由圖5對第二和第三定時路徑的詳細(xì)電路原理圖進(jìn)行全面的圖解。第四定時路徑包括XOR邏輯電路304、比較器314、選擇器電路342和XOR邏輯電路323的組合。第五定時路徑包括反相電路352、XOR邏輯電路305、比較器315、選擇器電路342和XOR邏輯電路323的組合。第六定時路徑包括XOR邏輯電路306、比較器316、選擇器電路343和XOR邏輯電路324的組合。第七定時路徑包括反相電路353、XOR邏輯電路307、比較器317、選擇器電路343和XOR邏輯電路324的組合?，F(xiàn)在對這些定時路徑的操作進(jìn)行更為詳細(xì)地描述。
在圖4中進(jìn)行詳細(xì)說明的第一定時路徑，與由圖7中說明的XOR電路701、比較器711和XOR電路321說明的定時路徑類似。尤其是，圖3的第一定時路徑包括XOR電路301、比較器311和XOR電路321。圖3中的比較器311-317和圖7中的比較器711-714在圖6詳細(xì)說明。尤其是，圖6中的比較器包括比較電路610、參考電路620、微分放大器630和用于響應(yīng)由微分放大器630產(chǎn)生的輸出信號VOUT而產(chǎn)生奇偶校驗(yàn)位信號(S1-S4)的緩沖器640。參考電路620包括多個正常導(dǎo)通的(normally-on)NMOS下拉(pull-down)晶體管621(具有寬度WN′或WN)，并且比較電路610包括多個NMOS下拉晶體管(具有寬度WN)，所述NMOS下拉晶體管響應(yīng)由XOR電路302、304或306產(chǎn)生的XOR信號(XO1-XO8)或者由XOR電路303、305和307產(chǎn)生的“反相的”XOR信號(IXO1-IXO8)。參考電路620產(chǎn)生參考電壓VREF，并包括相對弱的正常導(dǎo)通的PMOS上拉(pull-up)晶體管(具有寬度WP)。比較電路610產(chǎn)生比較電壓VCOM，并包括相對弱的正常導(dǎo)通的PMOS上拉晶體管(具有寬度WP)。比較電路610被配置以便只要兩個8位操作數(shù)(例如FDOi_1和DOi_4)之間的位差數(shù)大于或等于4(即具有邏輯值1的XOR信號XO1-XO8的數(shù)量(或IXO1-IXO8)大于或等于4)，比較電壓VCOM被下拉至參考電壓VREF之下(并且輸出信號VOUT從低到高切換)。比較器的這些特征在2002年10月31日申請的序列號為2002-67002的韓國申請中進(jìn)行了更為全面的描述，其申請本包含在本文中作為參考。前面提到的美國專利第5,931,927號也公開了比較器電路(參見，例如圖6-8)。
現(xiàn)在參照圖4，第一定時路徑被說明為包括XOR電路301、比較器311(參見圖6)和XOR電路321。XOR電路301配置為接收第一輸入信號有序組FDOi_1和由圖3的數(shù)據(jù)反相電路300的輸出端反饋回來的第四輸出信號有序組DOi_4。如果在接收到的輸入和輸出信號(FDOi_1和DOi_4)相應(yīng)對之間出現(xiàn)位差，XOR電路301產(chǎn)生設(shè)置為邏輯值1的XOR信號XO1-XO8。如上參照圖6所述，如果XOR信號XO1-XO8之中的4個(或更多)設(shè)置為邏輯值1，比較器311產(chǎn)生具有邏輯值1的第一奇偶校驗(yàn)信號S1，而如果XOR信號中三個(或更少)設(shè)置為邏輯值1，則產(chǎn)生具有邏輯值0的第一奇偶校驗(yàn)信號。第一奇偶校驗(yàn)信號S1作為輸入提供給XOR電路321。如果S1＝0(即S1為假)，則XOR電路321的第一輸出信號有序組DO1_1到DO8_1將與第一輸入信號有序組FDO1_1到FDO8_1的值匹配，且不進(jìn)行數(shù)據(jù)反相。另外，如果S1＝1(即S1為真)，則XOR電路321的第一輸出信號有序組DO1_1到DO8_1將相對于第一輸入信號有序組FDO1_1到FDO8_1進(jìn)行反相。
作為數(shù)據(jù)反相電路300輸出的第一奇偶校驗(yàn)信號S1同時也作為提供給與第二和第三定時路徑相關(guān)的選擇器電路341的輸入。如提供了第二和第三定時路徑細(xì)節(jié)的圖5所述，選擇器電路341被圖解為包括兩個NMOS傳輸(pass)晶體管(表示為SW1和SW2)和反相器11。當(dāng)?shù)谝黄媾夹ｒ?yàn)信號S1設(shè)置為邏輯值1(即為真)時，則第一NMOS晶體管SW1將選擇比較器313的輸出IP1(“反相的奇偶校驗(yàn)”)作為第二奇偶校驗(yàn)信號S2。另外，如果第一奇偶校驗(yàn)信號S1設(shè)置為邏輯值0(即為假)，則第二NMOS晶體管SW2將選擇比較器312的輸出NP1(“未反相的奇偶校驗(yàn)”)作為第二奇偶校驗(yàn)信號S2。
在圖5中，如果第一和第二輸入信號有序組FDOi_1和FDOi_2之間的位差數(shù)大于或等于四(4)，則產(chǎn)生的比較器312輸出NP1為邏輯值1。此外，如果第一輸入信號有序組的反相版本(即，/FDOi_1)和第二輸入信號有序組FDOi_2之間的位差數(shù)大于或等于四(4)，產(chǎn)生的比較器313的輸出IP1為邏輯值1。當(dāng)?shù)谝黄媾夹ｒ?yàn)信號S1設(shè)置為邏輯值1時，由反相電路351產(chǎn)生的第一輸入信號有序組的反相版本(即/FDOi_1)與第一輸出信號有序組DOi_1相等。
這樣，比較器312和313并行產(chǎn)生兩個信號NP1和IP1，并且一旦第一奇偶校驗(yàn)信號S1變?yōu)橛行r，選擇器電路341在兩個信號中間選擇。具體地，如果S1＝1，則S2＝IP1，但如果S1＝0，則S2＝NP1。這樣，選擇器電路341配置為執(zhí)行下列操作如果S1＝1，則DOi_1＝/FDOi_1；而當(dāng)且僅當(dāng)/FDOi_1和FDOi_2之間的Δ≥4，S2＝IP1＝1；或如果S1＝0，則DOi_1＝FDOi_1；并且當(dāng)且僅當(dāng)FDOi_1和FDOi_2之間的Δ≥4，S2＝NP1＝1。
選擇器電路341產(chǎn)生作為輸入提供給XOR電路322的第二奇偶校驗(yàn)信號S2。這樣，如果S2＝1，則DOi_2＝/FDOi_2，但如果S2＝0，則DOi_2＝FDOi_2(也參見表1)。
第二奇偶校驗(yàn)信號S2作為數(shù)據(jù)反相電路300的輸出，并同時作為反饋輸入提供給選擇器電路342。當(dāng)?shù)诙媾夹ｒ?yàn)信號S2設(shè)置為邏輯值1時，則選擇器電路342將選擇比較器315的輸出IP2(“反相的奇偶校驗(yàn)”)作為第三奇偶校驗(yàn)信號S3。此外，如果第二奇偶校驗(yàn)信號S2設(shè)置為邏輯值0，則選擇器電路342將選擇比較器314的輸出NP2(“未反相的奇偶校驗(yàn)”)作為第三奇偶校驗(yàn)信號S3。如果第二和第三輸入信號有序組FDOi_2和FDOi_3之間的位差數(shù)大于或等于四(4)，產(chǎn)生的比較器314的輸出NP2為邏輯值1。此外，如果第二輸入信號有序組(即/FDOi_2)的反相版本和第三輸入信號有序組FDOi_3之間的位差數(shù)大于或等于四(4)，產(chǎn)生的比較器315的輸出IP2為邏輯值1。當(dāng)?shù)诙媾夹ｒ?yàn)信號S2設(shè)置為邏輯值1時，由反相電路352產(chǎn)生的第二輸入信號有序組的反相的版本(即/FDOi_2)與第二輸出信號有序組DOi_2相同。
這樣，比較器314和315并行產(chǎn)生兩個信號NP2和IP2，并且一旦第二奇偶校驗(yàn)信號S2變?yōu)橛行r，選擇器電路342在兩個信號中選擇。具體來說，如果S2＝1，則第三奇偶校驗(yàn)信號S3＝IP2，但如果S2＝0，則S3＝NP2。這樣，選擇器電路342被配置為執(zhí)行下列操作如果S2＝1，則DOi_2＝/FDOi_2；并且當(dāng)且僅當(dāng)/FDOi_2和FDOi_3之間的Δ≥4，S3＝IP2＝1；或如果S2＝0，則DOi_2＝FDOi_2；且當(dāng)且僅當(dāng)FDOi_2和FDOi_3之間的Δ≥4，S3＝NP2＝1。
選擇器電路342產(chǎn)生作為輸入提供給XOR電路323的第三奇偶校驗(yàn)信號S3這樣，如果S3＝1，則DOi_3＝/FDOi_3，但如果S3＝0，則DOi_3＝FDOi_3(也參見表1)。
第三奇偶校驗(yàn)信號S3作為數(shù)據(jù)反相電路300的輸出，并同時作為反饋輸入提供給選擇器電路343。當(dāng)?shù)谌媾夹ｒ?yàn)信號S3設(shè)置為邏輯值1時，則選擇器電路343將選擇比較器317的輸出IP3(“反相的奇偶校驗(yàn)”)作為第四奇偶校驗(yàn)信號S4。此外，如果第三奇偶校驗(yàn)信號S3設(shè)置為邏輯值0，則選擇器電路343將選擇比較器316的輸出NP3(“未反相的奇偶校驗(yàn)”)作為第四奇偶校驗(yàn)信號S4。如果第三和第四輸入信號有序組FDOi_3和FDOi_4之間的位差數(shù)大于或等于四(4)，產(chǎn)生的比較器316的輸出NP3為邏輯值1。此外，如果第三輸入信號有序組的反相版本(即/FDOi_3)和第四輸入信號有序組FDOi_4之間的位差數(shù)大于或等于四(4)，則產(chǎn)生的比較器317的輸出IP3為邏輯1值。在當(dāng)?shù)谌媾夹ｒ?yàn)信號S3設(shè)置為邏輯值1時，由反相電路353產(chǎn)生的第三輸入信號有序組的反相版本(即/FDOi_3)等于第三輸出信號有序組DOi_3。
這樣，比較器316和317并行產(chǎn)生兩個信號NP3和IP3，并且當(dāng)?shù)诙媾夹ｒ?yàn)信號S3變?yōu)橛行r選擇器電路343在兩個信號中選擇。尤其是，如果S3＝1，則第四奇偶校驗(yàn)信號S4＝IP3，但如果S3＝0，則S4＝NP3。這樣，選擇器電路343被配置為執(zhí)行下列操作如果S3＝1，則DOi_3＝/FDOi_3；和當(dāng)且僅當(dāng)/FDOi_3和FDOi_4之間的Δ≥4，S4＝IP3＝1；或如果S3＝0，則DOi_3＝FDOi_3；和當(dāng)且僅當(dāng)/FDOi_3和FDOi_4之間的Δ≥4，S4＝NP3＝1。
選擇器電路343產(chǎn)生作為輸入提供給XOR電路324的第四奇偶校驗(yàn)信號S4。這樣，如果S4＝1，則DOi_4＝/FDOi_4，但如果S4＝0，則DOi_4＝FDOi_4(也參見表1)。
通過依照圖3的設(shè)計而不是圖7的設(shè)計，設(shè)計圖2的數(shù)據(jù)反相電路300，定時關(guān)鍵途徑(timing critical path)可被縮短并被改善速度性能。尤其是，圖3的數(shù)據(jù)反相電路300具有定時關(guān)鍵途徑，該路經(jīng)在第一定時路徑中僅經(jīng)過XOR電路301和321以及比較器311，而在第二到第七個定時路徑中經(jīng)過選擇器電路341至343以及XOR電路322至324。這樣，通過使用并行產(chǎn)生信號(NP1，IP1)、(NP2，IP2)和(NP3，IP3)的附加電路，并當(dāng)計算S1，S2，S3和S4的值時按順序選擇這些信號，可以減少第一輸出信號有序組DOi_1和第四輸出信號有序組DOi_4的產(chǎn)生之間的延遲。
在附圖和說明書中公開了了本發(fā)明的典型優(yōu)選實(shí)施例，并且，盡管使用了確定的術(shù)語，但它們僅用于一般性和描述性的意義而不是用于限制，在下面的權(quán)利要求，提出本發(fā)明的的范圍。
權(quán)利要求
1.一種集成電路設(shè)備，包括數(shù)據(jù)反相電路，其被配置為通過在第一和第二數(shù)據(jù)有序組相應(yīng)的位之間執(zhí)行位對位的比較來估算在其輸入端并行接收的第一和第二數(shù)據(jù)有序組之間的位差，并且還被配置為當(dāng)?shù)谝粩?shù)據(jù)有序組和第二數(shù)據(jù)有序組版本之間的位差數(shù)大于第二數(shù)據(jù)有序組中位數(shù)的一半時，在其輸出端并行產(chǎn)生第一數(shù)據(jù)有序組的版本和第二數(shù)據(jù)有序組的反相版本。
2.如權(quán)利要求1所述的設(shè)備，其中所述數(shù)據(jù)反相電路包括第一XOR電路，其被配置為接收在所述數(shù)據(jù)反相電路輸入端并行接收的第一和第二數(shù)據(jù)有序組；以及第二XOR電路，其被配置為接收第一數(shù)據(jù)有序組的反相版本和第二數(shù)據(jù)有序組。
3.如權(quán)利要求2所述的設(shè)備，還包括第一比較器，其被配置為響應(yīng)由所述第一XOR電路產(chǎn)生的信號，產(chǎn)生未反相的奇偶校驗(yàn)信號；以及第二比較器，其被配置為響應(yīng)由所述第二XOR電路產(chǎn)生的信號，產(chǎn)生反相的奇偶校驗(yàn)信號。
4.如權(quán)利要求3所述的設(shè)備，還包括選擇電路，其被配置為響應(yīng)第一奇偶校驗(yàn)信號以及未反相與反相的奇偶校驗(yàn)信號，產(chǎn)生第二奇偶校驗(yàn)信號。
5.如權(quán)利要求4所述的設(shè)備，其中所述選擇電路這樣來被配置，使得當(dāng)?shù)谝黄媾夹ｒ?yàn)信號為假時，選擇未反相的奇偶校驗(yàn)信號作為第二奇偶校驗(yàn)信號，而當(dāng)?shù)谝黄媾夹ｒ?yàn)信號為真時，選擇反相的奇偶校驗(yàn)信號作為第二奇偶校驗(yàn)信號。
6.如權(quán)利要求1所述的設(shè)備，其中所述數(shù)據(jù)反相電路包括第一定時電路，其被配置為在所述數(shù)據(jù)反相電路的輸出端產(chǎn)生第一奇偶校驗(yàn)信號和第一數(shù)據(jù)有序組的版本。
7.如權(quán)利要求6所述的設(shè)備，其中所述數(shù)據(jù)反相電路包括第一XOR電路，其被配置為接收在所述數(shù)據(jù)反相電路輸入端并行接收的第一和第二數(shù)據(jù)有序組；以及第二XOR電路，其被配置為接收第二數(shù)據(jù)有序組，和第一數(shù)據(jù)有序組的反相版本。
8.如權(quán)利要求7所述的設(shè)備，還包括第一比較器，其被配置為響應(yīng)由所述第一XOR電路產(chǎn)生的信號，產(chǎn)生未反相的奇偶校驗(yàn)信號；以及第二比較器，其被配置為響應(yīng)由所述第二XOR電路產(chǎn)生的信號，產(chǎn)生反相的奇偶校驗(yàn)信號。
9.如權(quán)利要求8所述的設(shè)備，還包括選擇電路，其被配置為響應(yīng)第一奇偶校驗(yàn)信號以及未反相與反相的奇偶校驗(yàn)信號，產(chǎn)生第二奇偶校驗(yàn)信號。
10.如權(quán)利要求9所述的設(shè)備，其中所述選擇電路被配置以便當(dāng)?shù)谝黄媾夹ｒ?yàn)信號為假時，選擇未反相的奇偶校驗(yàn)信號作為第二奇偶校驗(yàn)信號，而當(dāng)?shù)谝黄媾夹ｒ?yàn)信號為真時，選擇反相的奇偶校驗(yàn)信號作為第二奇偶校驗(yàn)信號。
11.如權(quán)利要求10所述的設(shè)備，其中所述選擇電路這樣來被配置，使得當(dāng)?shù)谝黄媾夹ｒ?yàn)信號為邏輯值0時，選擇未反相的奇偶校驗(yàn)信號作為第二奇偶校驗(yàn)信號，而當(dāng)?shù)谝黄媾夹ｒ?yàn)信號為邏輯值1時，選擇反相的奇偶校驗(yàn)信號作為第二奇偶校驗(yàn)信號。
12.一種集成電路設(shè)備，包括數(shù)據(jù)反相電路，其被配置為估算至少與由所述數(shù)字反相電路先前產(chǎn)生的最后的輸出數(shù)據(jù)有序組并行的第一和第二輸入數(shù)據(jù)有序組，并且還被配置為只要第一輸入數(shù)據(jù)有序數(shù)據(jù)組與最后的輸出數(shù)據(jù)有序組之間的位差數(shù)大于第一輸入數(shù)據(jù)有序數(shù)據(jù)組的一半尺寸時，并且當(dāng)?shù)诙斎霐?shù)據(jù)有序組和第一輸入數(shù)據(jù)有序組之間的位差大于第二輸入數(shù)據(jù)有序數(shù)據(jù)組的一半尺寸時，分別輸出第一和第二輸入數(shù)據(jù)有序組的反相版本。
13.如權(quán)利要求12所述的設(shè)備，其中所述數(shù)據(jù)反相電路包括第一XOR電路，其被配置為接收第一輸入數(shù)據(jù)有序組和最后的輸出數(shù)據(jù)有序組；第一比較器，其被配置為響應(yīng)由所述第一XOR電路產(chǎn)生的信號，產(chǎn)生第一奇偶校驗(yàn)信號；以及第二XOR電路，其被配置為接收第一奇偶校驗(yàn)信號和第一輸入數(shù)據(jù)有序組。
14.如權(quán)利要求13所述的設(shè)備，其中所述數(shù)據(jù)反相電路包括第三XOR電路，其被配置為接收第一和第二輸入數(shù)據(jù)有序組；以及第四XOR電路，其被配置為接收第二輸入數(shù)據(jù)有序組和第一輸入數(shù)據(jù)有序組的反相版本。
15.如權(quán)利要求14所述的設(shè)備，還包括第二比較器，其被配置為響應(yīng)由所述第三XOR電路產(chǎn)生的信號，產(chǎn)生未反相的奇偶校驗(yàn)信號；以及第三比較器，其被配置為響應(yīng)由所述第四XOR電路產(chǎn)生的信號，產(chǎn)生反相的奇偶校驗(yàn)信號。
16.如權(quán)利要求15所述的設(shè)備，還包括選擇電路，其被配置為響應(yīng)第一奇偶校驗(yàn)信號以及未反相與反相的奇偶校驗(yàn)信號，產(chǎn)生第二奇偶校驗(yàn)信號。
17.如權(quán)利要求16所述的設(shè)備，其中所述選擇電路這樣來被配置，使得當(dāng)?shù)谝黄媾夹ｒ?yàn)信號為假時，選擇未反相的奇偶校驗(yàn)信號作為第二奇偶校驗(yàn)信號，而當(dāng)?shù)谝黄媾夹ｒ?yàn)信號為真時，選擇反相的奇偶校驗(yàn)信號作為第二奇偶校驗(yàn)信號。
18.一種雙數(shù)據(jù)速率存儲設(shè)備，包括存儲單元陣列，其被配置為支持4位預(yù)取操作以響應(yīng)讀取指令；以及數(shù)據(jù)反相電路，其被配置為通過在第一和第二數(shù)據(jù)有序組相應(yīng)的位之間執(zhí)行位對位的比較，估算在其輸入端并行接收的第一和第二數(shù)據(jù)有序組之間的位差，并且還被配置為當(dāng)?shù)谝粩?shù)據(jù)有序組和第二數(shù)據(jù)有序組版本之間的位差數(shù)大于第二數(shù)據(jù)有序組中位數(shù)的一半時，在其輸出端并行產(chǎn)生第一有序數(shù)據(jù)組的版本和第二有序數(shù)據(jù)組的反相版本。
19.如權(quán)利要求18所述的設(shè)備，其中所述數(shù)據(jù)反相電路還被配置為估算第一和第二數(shù)據(jù)有序組之間的位差，該第一和第二數(shù)據(jù)有序組與由所述數(shù)字反相電路先前產(chǎn)生輸出數(shù)據(jù)有序組并行。
20.如權(quán)利要求18所述的設(shè)備，還包括數(shù)據(jù)輸出緩沖器，其被配置為執(zhí)行對第一有序數(shù)據(jù)的版本和第二有序數(shù)據(jù)組的反相版本的并-串轉(zhuǎn)換，并且還被配置為在時鐘信號的第一邊沿以第一有序數(shù)據(jù)的版本驅(qū)動存儲設(shè)備的多個輸出管腳，然后在時鐘信號的第二邊沿以第二有序數(shù)據(jù)的反相版本驅(qū)動多個輸出管腳。
21.如權(quán)利要求20所述的設(shè)備，其中第一和第二時鐘信號的邊沿是時鐘信號的連續(xù)的上升沿和下降沿。
22.一種集成電路設(shè)備，包括數(shù)據(jù)反相電路，其可以被配置為估算至少與先前輸出數(shù)據(jù)有序組并行的第一和第二當(dāng)前輸入數(shù)據(jù)有序組，所述數(shù)據(jù)反相電路包括邏輯，其被配置為分別輸出第一和第二當(dāng)前輸入數(shù)據(jù)有序組的反相或未反相版本，使得先前輸出數(shù)據(jù)有序組和當(dāng)前輸出數(shù)據(jù)第一有序組之間的位反相數(shù)保持在少于或等于第一當(dāng)前輸出數(shù)據(jù)有序組的一半尺寸，以及使得第一當(dāng)前輸出數(shù)據(jù)有序組和第二當(dāng)前輸出數(shù)據(jù)有序組之間的位反相數(shù)量保持為少于或等于第一當(dāng)前輸出數(shù)據(jù)第二有序組的一半尺寸。
23.如權(quán)利要求22所述的設(shè)備，其中所述數(shù)據(jù)反相電路還包括產(chǎn)生至少第一奇偶校驗(yàn)信號，該信號指示第一當(dāng)前輸出數(shù)據(jù)有序組是否是當(dāng)前輸入數(shù)據(jù)的第一有序組反相和非反相版本。
24.如權(quán)利要求22所述的設(shè)備，其中所述數(shù)據(jù)反相電路被配置為在內(nèi)部產(chǎn)生當(dāng)前輸入數(shù)據(jù)的第一有序組的反相版本；并且其中該邏輯包括第一XOR電路，該電路被配置為在當(dāng)前輸入數(shù)據(jù)的第一有序組和當(dāng)前輸入數(shù)據(jù)的第二有序組之間執(zhí)行位對位的比較，以及第二XOR電路，該電路被配置為在當(dāng)前輸入數(shù)據(jù)的第一有序組的反相版本和當(dāng)前輸入數(shù)據(jù)的第二有序組之間執(zhí)行位對位的比較。
25.如權(quán)利要求22所述的設(shè)備，其中所述數(shù)據(jù)反相電路包括第一XOR電路，其被配置為接收當(dāng)前輸入數(shù)據(jù)的第一和第二數(shù)據(jù)有序組；以及第二XOR電路，其被配置為接收當(dāng)前輸入數(shù)據(jù)的第二有序組，和當(dāng)前輸入數(shù)據(jù)的第一數(shù)據(jù)有序組的反相版本。
26.如權(quán)利要求25所述的設(shè)備，還包括第一比較器，其被配置為響應(yīng)由所述第一XOR電路產(chǎn)生的信號，產(chǎn)生未反相的奇偶校驗(yàn)信號；以及第二比較器，其被配置為響應(yīng)由所述第二XOR電路產(chǎn)生的信號，產(chǎn)生反相的奇偶校驗(yàn)信號。
27.如權(quán)利要求26所述的設(shè)備，還包括選擇電路，其被配置為響應(yīng)第一奇偶校驗(yàn)信號，以及未反相與反相的奇偶校驗(yàn)信號，產(chǎn)生第二奇偶校驗(yàn)信號。
28.如權(quán)利要求27所述的設(shè)備，其中所述選擇電路這樣來被配置，使得當(dāng)?shù)谝黄媾夹ｒ?yàn)信號為假時，選擇未反相的奇偶校驗(yàn)信號作為第二奇偶校驗(yàn)信號，而當(dāng)?shù)谝黄媾夹ｒ?yàn)信號為真時，選擇反相的奇偶校驗(yàn)信號作為第二奇偶校驗(yàn)信號。
全文摘要
一種集成電路設(shè)備，包括數(shù)據(jù)反相電路，其被配置為估算至少與數(shù)據(jù)轉(zhuǎn)換電路先前產(chǎn)生的輸出數(shù)據(jù)有序組并行的第一和第二輸入數(shù)據(jù)有序組。當(dāng)?shù)谝惠斎霐?shù)據(jù)有序組和輸出數(shù)據(jù)有序組之間的位差數(shù)大于第一輸入數(shù)據(jù)有序組數(shù)量一半，并且第二輸入數(shù)據(jù)有序組和第一輸入數(shù)據(jù)有序組的反相版本之間的位差數(shù)大于第二輸入數(shù)據(jù)有序組數(shù)量一半的時候，數(shù)據(jù)反相電路還被配置為產(chǎn)生第一和第二輸入數(shù)據(jù)有序組的反相版本。
文檔編號H03K19/21GK1497850SQ0313909
公開日2004年5月19日 申請日期2003年9月30日 優(yōu)先權(quán)日2002年10月5日
發(fā)明者郭鎮(zhèn)錫, 張星珍 申請人:三星電子株式會社