專利名稱：數(shù)字鑒相器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字電路中的時鐘，特別涉及數(shù)字電路中的時鐘鎖相。
背景技術(shù)：
時鐘是任何時序數(shù)字電路的關(guān)鍵組成部分，特別對于定時和頻率要求高的通信設(shè)備、自動控制系統(tǒng)、計算機硬件等而言更是影響通信質(zhì)量、控制準(zhǔn)確度、計算效率等指標(biāo)的關(guān)鍵因素。時鐘的好壞直接影響單板甚至整個系統(tǒng)的性能。普通數(shù)字電路的本地時鐘源都可以用時鐘產(chǎn)生器件充當(dāng)，同步時鐘源電路一般都采用專用鎖相環(huán)器件來實現(xiàn)。而對于具有特殊時鐘應(yīng)用的系統(tǒng)，如數(shù)字同步網(wǎng)設(shè)備，時鐘鑒相部分由鑒相器充當(dāng)，鑒相器仍然需要技術(shù)人員根據(jù)實際應(yīng)用情況和具體電路的要求進行設(shè)計。
常用的鑒相器有模擬乘法器和數(shù)字鑒相器兩種類型，而數(shù)字鑒相器又可以由構(gòu)成器件分為集成數(shù)字鑒相器和非集成數(shù)字鑒相器。所謂集成數(shù)字鑒相器指的是已經(jīng)將鑒相器電路集成到一塊芯片上，成為一種可以直接使用的專用集成電路(Application Specified Integrated Circuit，簡稱“ASIC”)；所謂非集成數(shù)字鑒相器指的是通過使用通用數(shù)字器件搭建電路并配合處理器及其軟件運行來實現(xiàn)數(shù)字鑒相目的的模塊。一般來說集成數(shù)字鑒相器和非集成數(shù)字鑒相器在電路或者模塊結(jié)構(gòu)上是通用的，不同的只是實現(xiàn)方式。本發(fā)明涉及數(shù)字鑒相器的模塊結(jié)構(gòu)，并以非集成數(shù)字鑒相器電路為例。
在通信網(wǎng)中，同步數(shù)字網(wǎng)設(shè)備占重要地位，它屬于支撐網(wǎng)的范疇，在整個通信網(wǎng)中為其他數(shù)字通信設(shè)備和網(wǎng)絡(luò)設(shè)備提供高穩(wěn)定度和高精度的時鐘源，關(guān)系著系統(tǒng)各個部分的性能及通信質(zhì)量。該設(shè)備的核心技術(shù)就是時鐘鎖相，即輸出的時鐘鎖定輸入的時鐘源，這里鎖定的標(biāo)準(zhǔn)即保持兩時鐘源的頻率相同且相位差恒定，在這基礎(chǔ)上根據(jù)時鐘源的狀態(tài)有自由、快捕、鎖定、保持等狀態(tài)。鑒相器是時鐘鎖相模塊中的一個重要部分，鑒相器的鑒相精度直接影響到數(shù)字同步網(wǎng)設(shè)備輸出時鐘的質(zhì)量。這里鑒相就是指鑒定時鐘源與參考時鐘源的相位差，一般通過硬件和軟件配合工作實現(xiàn)。系統(tǒng)使用鑒相器對輸入時鐘源和自身產(chǎn)生的輸出時鐘的反饋進行鑒相，然后根據(jù)鑒相器輸出的兩者的相位差來調(diào)整輸出時鐘，以得到同步要求并保持。
數(shù)字同步網(wǎng)設(shè)備的時鐘處理單元中的鑒相器，即數(shù)字鑒相器，由中央處理單元(Central Process Unit，簡稱“CPU”)、邏輯電路模塊、時鐘源、參考時鐘源和鑒相時鐘等組成，其中邏輯電路模塊完成除CPU以外的硬件邏輯功能，可以由可編程邏輯器件(Programmable Logic Device，簡稱“PLD”)實現(xiàn)，PLD是一種可以編程實現(xiàn)硬件邏輯電路結(jié)構(gòu)，并方便下載調(diào)試和運行的器件，包含種類有復(fù)雜可編程邏輯器件(Complex Programmable LogicDevice，簡稱“CPLD”、現(xiàn)場可編程門陣列(Field Programmable Gate Array，簡稱“FPGA”)等。FPGA與CPLD都是在可編程陣列邏輯(ProgrammableArray Logic，簡稱“PAL”)、通用陣列邏輯(General Array Logic，簡稱“GAL”)等早期的編程邏輯器件的基礎(chǔ)之上發(fā)展起來的。PAL、GAL的原理都是在簡單邏輯陣列比如與門陣列、或門陣列的熔絲組合基礎(chǔ)上實現(xiàn)編程邏輯功能。同以往的PAL、GAL等相比較，F(xiàn)PGA、CPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用集成電路(Integrated Circuit，簡稱“IC”)芯片。這樣的FPGA、CPLD實際上就是一個子系統(tǒng)部件，技術(shù)人員可以編程實現(xiàn)邏輯功能，而且調(diào)試和使用非常方便，并且其可擦除性極大降低了開發(fā)成本。這種芯片受到世界范圍內(nèi)電子工程設(shè)計人員的廣泛關(guān)注和普遍歡迎。經(jīng)過了十幾年的發(fā)展，許多公司都開發(fā)出了多種可編程邏輯器件。比較典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列。
系統(tǒng)通過對數(shù)字鑒相器的輸出的處理可以實現(xiàn)對時鐘源的跟蹤，實現(xiàn)參考時鐘源和時鐘原的同步，輸出符合標(biāo)準(zhǔn)的時鐘供系統(tǒng)的其他部分?jǐn)?shù)字設(shè)備使用?？梢婅b相器、時鐘鎖相模塊乃至數(shù)字同步網(wǎng)設(shè)備在整個通信系統(tǒng)中的重要性。
目前的數(shù)字鑒相器的原理是用PLD等邏輯器件實現(xiàn)對時鐘源和參考時鐘源的相位差計數(shù)，計數(shù)通過鑒相時鐘實現(xiàn)，由時鐘源和參考時鐘源的脈沖觸發(fā)，并將鑒相計數(shù)結(jié)果發(fā)給CPU，CPU根據(jù)得到的相位差通過軟件鎖相算法實現(xiàn)軟件鎖相。
圖1示出了邏輯電路模塊對時鐘源和參考時鐘源的相位差計數(shù)的時序信號波形圖。其中時鐘源信號表示同步網(wǎng)設(shè)備需要同步的時鐘源，參考時鐘源信號表示同步網(wǎng)設(shè)備本身生成的參考時鐘源，鑒相時鐘信號表示用于鑒相的高頻時鐘，它的頻率高于時鐘源信號和參考時鐘源信號。如圖所示，時鐘源信號的上升沿觸發(fā)計數(shù)器開始計數(shù)，計數(shù)器在每個鑒相時鐘信號的周期進行計數(shù)，并由參考時鐘源信號的上升沿結(jié)束計數(shù)器的計數(shù)，所以這時候的計數(shù)值對應(yīng)著圖中的鑒相時鐘信號的周期數(shù)。每次計數(shù)結(jié)束時對計數(shù)值進行鎖存并通知CPU，通知方法可是中斷方式或者查詢方式等。CPU根據(jù)得到的計數(shù)值和鑒相時鐘信號、參考時鐘源信號的周期就可以算出時鐘源和參考時鐘源的相位差，然后根據(jù)軟件鎖相算法實現(xiàn)對設(shè)備的輸出的處理，使得設(shè)備的輸出時鐘始終鎖定時鐘源。該過程是一個實時跟蹤的過程，邏輯電路模塊不停的采樣兩個時鐘源的相位差，然后CPU根據(jù)相位差不停的調(diào)整，直到完全達到要求的狀態(tài)。
該方法需要一個頻率很高的鑒相時鐘信號，這樣才能達到足夠的精度，所以一般情況下，會對普通時鐘源進行倍頻以提高精度，但是還是只能局限于該鑒相時鐘。例如單板上經(jīng)過倍頻以后的鑒相時鐘的頻率為100MHZ，則一個時鐘周期為10ns，那么鑒相精度就是10ns，如果兩個時鐘相位差不為10ns的整數(shù)倍則有誤差，誤差范圍為0ns到10ns之間。
在實際應(yīng)用中，上述方案存在以下問題鑒相精度直接受限于鑒相時鐘的頻率，無法高于鑒相時鐘周期。另外鑒相時鐘的頻率提高受制于電路。
造成這種情況的主要原因在于，簡單的使用鑒相時鐘直接進行相位差計數(shù)。此外，一般電路能夠承受的最大頻率是有限的，例如電路中某一些元件只能夠使用在某一些頻率以下，如果簡單地進行多次倍頻，可能超過電路能夠承受的最大頻率，從而導(dǎo)致電路性能的下降甚至無法正常工作。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種數(shù)字鑒相器，使得在相同頻率的鑒相時鐘下鑒相精度得到提高。
為了解決上述技術(shù)問題，本發(fā)明提供了一種數(shù)字鑒相器，包含延時模塊，用于根據(jù)一個鑒相時鐘信號產(chǎn)生多個不同相位的鑒相時鐘信號；鑒相模塊，用于對所述延時模塊提供的所述多個不同相位的鑒相時鐘信號分別進行鑒相計數(shù)，并保存總的鑒相計數(shù)值供外部使用。
其中，所述鑒相模塊包含多個鑒相計數(shù)器與一個合成存儲子模塊，其中，所述鑒相計數(shù)器用于分別對應(yīng)所述多個不同相位的鑒相時鐘信號進行鑒相計數(shù)；所述存儲子模塊用于將多個所述鑒相計數(shù)器得到的多個鑒相計數(shù)值合成為總的鑒相計數(shù)值并存儲。
所述多個不同相位的鑒相時鐘信號的相鄰信號的相位差相等，且個數(shù)與相位差乘積恰為一個鑒相時鐘信號周期。
所述延時模塊用可編程時滯的鎖相環(huán)芯片實現(xiàn)。
所述延時模塊用可編程邏輯器件芯片實現(xiàn)。
所述鑒相時鐘信號同時提供給一個上升沿觸發(fā)的所述鑒相計數(shù)器和一個下降沿觸發(fā)的所述鑒相計數(shù)器進行鑒相計數(shù)。
通過采用所述可編程時滯的鎖相環(huán)芯片實現(xiàn)半數(shù)所述等相位差鑒相時鐘信號，并對所述半數(shù)等相位差鑒相時鐘信號取非得到其余半數(shù)等相位差鑒相時鐘信號，從而實現(xiàn)所述一組完備等相位差鑒相時鐘信號。
只在一個所述鑒相計數(shù)器中保存有鑒相計數(shù)值的所有比特，其他所述鑒相計數(shù)器只保留鑒相計數(shù)值的最低位至少一個比特，通過運算獲得所述總的鑒相計數(shù)值。
所述數(shù)字鑒相器還包含倍頻模塊，用于對系統(tǒng)時鐘信號進行倍頻，并將倍頻后結(jié)果作為鑒相時鐘信號送到所述延時模塊。
通過比較可以發(fā)現(xiàn)，本發(fā)明的技術(shù)方案與現(xiàn)有技術(shù)的區(qū)別在于，采用可編程時滯的鎖相環(huán)時鐘芯片產(chǎn)生不同相位的鑒相時鐘；采用多個不同相位的鑒相時鐘同時鑒相；采用一個鑒相時鐘的上升沿和下降沿同時鑒相；通過相關(guān)性減少計數(shù)器存儲量；充分利用現(xiàn)有的鑒相時鐘頻率，通過以上方法提高鑒相頻率，而不是單純的靠提高鑒相時鐘頻率來提高鑒相精度。
這種技術(shù)方案上的區(qū)別，帶來了較為明顯的有益效果，即在不提高鑒相時鐘頻率的前提下，鑒相精度大大提高，不再受限于鑒相時鐘頻率，可以高于鑒相時鐘周期，在本發(fā)明的一個較佳實施例中精度提高8倍，從而大大改善時鐘的各項技術(shù)指標(biāo)，例如時間間隔誤差(Time Interval Error，簡稱“TIE”)、最大時間間隔誤差(Maximum Time Interval Error，簡稱“MTIE”、時間偏差(Time Deviation，簡稱“TDEV”)、主備時鐘板輸出時鐘切換的無損性等，使得數(shù)字系統(tǒng)性能提高，如數(shù)字同步網(wǎng)設(shè)備或其他需要高精度時鐘設(shè)備等，以致整個通信系統(tǒng)或控制系統(tǒng)的質(zhì)量提高。


圖1是數(shù)字鑒相器的相位差計數(shù)工作信號波形圖；
圖2是根據(jù)本發(fā)明的一個實施例的鑒相器系統(tǒng)結(jié)構(gòu)圖；圖3是根據(jù)本發(fā)明的一個實施例的可編程時滯的鎖相環(huán)芯片的邏輯結(jié)構(gòu)圖；圖4是根據(jù)本發(fā)明的一個實施例的可編程時滯的鎖相環(huán)芯片的時延調(diào)節(jié)方法示意圖；圖5是根據(jù)本發(fā)明的一個實施例的可編程時滯的鎖相環(huán)芯片產(chǎn)生的等相位差時鐘信號波形圖；圖6是根據(jù)本發(fā)明的一個實施例的鑒相器模塊示意圖。
具體實施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明作進一步地詳細(xì)描述。
本發(fā)明通過將倍頻后的鑒相時鐘信號進行相移得到若干組等相位差的鑒相時鐘信號，并使用各組鑒相時鐘信號進行相位差計數(shù)，得到若干相位差計數(shù)值，然后將這些合成，來達到更高的鑒相精度。
圖2示出了本發(fā)明的一個實施例的鑒相器系統(tǒng)結(jié)構(gòu)圖。
先將系統(tǒng)時鐘經(jīng)過倍頻模塊201，產(chǎn)生高頻的鑒相時鐘信號；然后通過時延模塊202產(chǎn)生N路時延之后的不同相位差的鑒相時鐘CLK 1、CLK 2…CLK N，這里相鄰的鑒相時鐘之間的相位差要求是相等的，這樣才能保證最大限度提高鑒相精度；再把這些不同相位差的鑒相時鐘通入鑒相模塊203，鑒相模塊203包含相應(yīng)個數(shù)的鑒相計數(shù)器，鑒相計數(shù)器的功能如前所述，不同的鑒相計數(shù)器使用不同的鑒相時鐘信號和相同的時鐘源信號和參考時鐘源信號，不同鑒相計數(shù)器的計數(shù)值通過合成為新的高精度的計數(shù)值，并進行存儲，合成存儲功能由合成存儲子模塊完成，實質(zhì)上是通過對不同相位鑒相時鐘的計數(shù)值之間的差異來提高鑒相精度；鑒相模塊203與CPU 204進行通信，包括數(shù)據(jù)和控制信號，將鎖存的計數(shù)值傳送給CPU 204處理，然后CPU204通過一些其他模塊204產(chǎn)生參考時鐘源信號，并根據(jù)新的鑒相計數(shù)值進行調(diào)整，最終實現(xiàn)要求的狀態(tài)。
下面分別按照各個模塊詳細(xì)描述本發(fā)明的實現(xiàn)方法。
首先，在本發(fā)明的一個實施例中，用倍頻芯片將系統(tǒng)輸出的鑒相時鐘信號進行倍頻，得到倍頻后的鑒相時鐘信號。比如輸入為10MHz的鑒相時鐘，經(jīng)過10倍頻得到100MHz的倍頻后鑒相時鐘，可以提高鑒相精度。熟悉本領(lǐng)域的技術(shù)人員可以理解，這里也可以采用其他芯片實現(xiàn)倍頻目的，而不影響本發(fā)明的實質(zhì)和范圍。
其次，本發(fā)明的關(guān)鍵技術(shù)之一是根據(jù)一個鑒相時鐘信號得到等相位差的鑒相時鐘信號。在本發(fā)明的一個實施例中是用可編程時滯的鎖相環(huán)時鐘芯片實現(xiàn)的。
所述可編程時滯的鎖相環(huán)芯片邏輯結(jié)構(gòu)如圖3所示。其中REF為時鐘輸入，F(xiàn)B為反饋端。經(jīng)過內(nèi)部鎖相環(huán)鎖相后，輸出1Q1/1Q0、2Q1/2Q0、3Q1/3Q0、4Q1/4Q0等4組時鐘輸出，每組輸出時鐘的時滯分別由1F1/1F0、2F1/2F0、3F1/3F0、4F1/4F0調(diào)節(jié)。另外還有FS為頻率范圍選擇。FS接高電平時，工作頻率范圍為40MHz～110MHz，此時延時調(diào)節(jié)的單位為tu＝1/(f×16)，f為輸入信號頻率。在本發(fā)明的一個較佳實施例中，輸入信號頻率f＝100MHz，則延時單位為tu＝0.625ns。
所述可編程時滯的鎖相環(huán)芯片的時延調(diào)節(jié)方法如圖4所示。其中“功能選擇”欄為時延調(diào)節(jié)輸入端的值，“輸出功能”欄為相應(yīng)于前面的調(diào)節(jié)輸入的輸出時延。“功能選擇”欄中LOW表示引腳接低電平，HIGH表示引腳接高電平，MID表示引腳懸空。在本發(fā)明的一個較佳實施例中，將引腳1F1/1F0接為MID/MID，2F1/2F0接為HIG/LOW，3F1/3F0接為HIGH/LOW，4F1/4F0接為HIGH/MID，則4組引腳輸出信號的時延分別為0、2tu、4tu、6tu，左右信號相差相等，等相差為2tu，對于輸入信號頻率為100MHz時，如前所述，等相差則為0.625×2＝1.25ns，圖5示出了4個等相位差時鐘信號的波形，CLK1、CLK2、CLK3、CLK4的時延分別為0、2tu、4tu、6tu。這時根據(jù)芯片手冊，Output Skew(上升沿-上升沿，下降沿-下降沿)的典型值為0.4ns，最大值為0.5ns；50％占空比的誤差，典型值為0，最大值為正負(fù)0.7ns。
然后，為了得到完備的一組等相位差信號，即如果等相差為td，周期為T，則需要T/td組等相位差信號才能完全鑒別精度為td的相位差。在本發(fā)明的一個實施例中，通過對前面一半等相差信號取非得到后一半的等相位差信號。在本發(fā)明的一個較佳實施例中，等相差為1.25ns，則需要8組等相差信號，如上所述，通過可編程時滯的鎖相環(huán)芯片可以得到4組等相差信號，然后對其取非即得到其余4組等相差信號。在本發(fā)明的一個較佳實施例中，通過設(shè)計根據(jù)下降沿觸發(fā)計數(shù)的鑒相計數(shù)器，可實現(xiàn)等效的取非。這樣使得設(shè)計簡便，系統(tǒng)簡化，成本降低。熟知本領(lǐng)域的技術(shù)人員可以理解，上述實施例中的方法，如改成根據(jù)下降沿觸發(fā)等技術(shù)，可以根據(jù)實際應(yīng)用情況改變，而不影響本發(fā)明的實質(zhì)和范圍。
接著，用邏輯電路實現(xiàn)用若干組等相位差信號進行對時鐘源信號和參考時鐘源信號的相位差計數(shù)。在本發(fā)明的一個較佳實施例中，采用FPGA芯片實現(xiàn)，如Altera公司的ACEX系列芯片、Xilinx公司的FPGA產(chǎn)品等。如前所述，將時滯芯片產(chǎn)生的若干組等相位差鑒相時鐘信號輸入FPGA，在本發(fā)明的一個較佳實施例中，如前所述，產(chǎn)生4組鑒相時鐘信號，通過ACEX系列芯片的6個全局信號引腳中的任意4個引腳輸入芯片中。然后將每個鑒相時鐘信號接入對應(yīng)的鑒相計數(shù)器模塊。圖6示出了本發(fā)明的一個較佳實施例的鑒相計數(shù)器模塊示意圖。其中CLK為鑒相計數(shù)器模塊的鑒相時鐘輸入，RSTN為復(fù)位端，SRC為輸入的鑒相時鐘源信號，REF為反饋的鑒相參考時鐘源信號。INT為中斷，DATA[16..0]為鑒相數(shù)據(jù)輸出。鑒相計數(shù)器工作過程為當(dāng)CLK的上升沿檢測輸入信號SRC的上升沿時啟動鑒相計數(shù)，此后在CLK的每個上升沿進行計數(shù)，直到檢測到REF的上升沿停止鑒相計數(shù)。這樣即完成圖1所示的鑒相計數(shù)操作。在本發(fā)明的一個較佳實施例中，產(chǎn)生的4組鑒相時鐘信號分別接4個所述鑒相計數(shù)器模塊，還分別接另外4個下降沿觸發(fā)的鑒相計數(shù)器模塊，所述下降沿觸發(fā)的鑒相計數(shù)器模塊，與前述上升沿觸發(fā)的鑒相計數(shù)器模塊不同的是，是根據(jù)CLK的下降沿觸發(fā)和工作的。這樣便等效于8組完備的等相位差鑒相時鐘信號同時進行鑒相計數(shù)。這里通過芯片邏輯編程設(shè)計，保證各類時鐘信號，如鑒相時鐘信號、時鐘源信號、參考時鐘源信號等，到達各個鑒相計數(shù)器模塊的時延差相等，或者在精度允許范圍之內(nèi)。即對每個鑒相器都用8個計數(shù)模塊實現(xiàn)，其中4個模塊用4個等相差鑒相時鐘的上升沿作為計數(shù)脈沖，另4個模塊使用4個等相差鑒相時鐘的下降沿作為計數(shù)脈沖。
考慮到任意兩個不同相位的鑒相時鐘之間的相位差不超過一個鑒相時鐘的周期，所以任意兩個不同計數(shù)器的計數(shù)結(jié)果最多相差1bit，因此在本發(fā)明的一個較佳實施例中，只有其中一個鑒相計數(shù)器為正常位數(shù)，為方便起見取相位最超前的鑒相時鐘對應(yīng)的鑒相計數(shù)器，而其余鑒相計數(shù)器只保留最低位一個比特，然后通過算法將結(jié)果合成為新的計數(shù)值。合成的方法為，根據(jù)最低位1bit推出其余計數(shù)值的高位，再將所有計數(shù)值相加。例如，當(dāng)8個計數(shù)器的值分別是11000、0、1、1、1、1、1、1時，則可以得到8個完整的計數(shù)值為11000、11000、10111、10111、10111、10111、10111、10111。又如，當(dāng)8個計數(shù)器的值分別是10011、1、1、1、0、0、0、0時，可以得到8個完整的計數(shù)值為10011、10011、10011、10011、10010、10010、10010、10010。如果是8組信號，則新的計數(shù)值應(yīng)該多3bit，即精度為原先普通鑒相器的8倍，如前所述，即為從10ns改進到1.25ns。這樣實現(xiàn)了精度的大大提高，并且節(jié)省了存儲資源。
熟悉本領(lǐng)域的技術(shù)人員可以理解，上文中提到的所使用的芯片可以用相同功能的任意其他芯片替代或者通過設(shè)計實現(xiàn)相同功能的電路替代，另外，初始倍頻、等相差鑒相、上升下降沿計數(shù)等方法可以任意組合其中幾種以實現(xiàn)提到一定精度的目的，而不影響本發(fā)明的實質(zhì)和范圍。
雖然通過參照本發(fā)明的某些優(yōu)選實施例，已經(jīng)對本發(fā)明進行了圖示和描述，但本領(lǐng)域的普通技術(shù)人員應(yīng)該明白，可以在形式上和細(xì)節(jié)上對其作各種各樣的改變，而不偏離所附權(quán)利要求書所限定的本發(fā)明的精神和范圍。
權(quán)利要求
1.一種數(shù)字鑒相器，其特征在于，包含延時模塊，用于根據(jù)一個鑒相時鐘信號產(chǎn)生多個不同相位的鑒相時鐘信號；鑒相模塊，用于對所述延時模塊提供的所述多個不同相位的鑒相時鐘信號分別進行鑒相計數(shù)，并保存總的鑒相計數(shù)值供外部使用。
2.根據(jù)權(quán)利要求1所述的數(shù)字鑒相器，其特征在于，所述鑒相模塊包含多個鑒相計數(shù)器與一個合成存儲子模塊，其中，所述鑒相計數(shù)器用于分別對應(yīng)所述多個不同相位的鑒相時鐘信號進行鑒相計數(shù)；所述合成存儲子模塊用于將多個所述鑒相計數(shù)器得到的多個鑒相計數(shù)值合成為總的鑒相計數(shù)值并存儲。
3.根據(jù)權(quán)利要求2所述的數(shù)字鑒相器，其特征在于，所述多個不同相位的鑒相時鐘信號的相鄰信號的相位差相等，且個數(shù)與相位差乘積恰為一個鑒相時鐘信號周期。
4.根據(jù)權(quán)利要求3所述的數(shù)字鑒相器，其特征在于，所述延時模塊用可編程時滯的鎖相環(huán)芯片實現(xiàn)。
5.根據(jù)權(quán)利要求3所述的數(shù)字鑒相器，其特征在于，所述延時模塊用可編程邏輯器件芯片實現(xiàn)。
6.根據(jù)權(quán)利要求3所述的數(shù)字鑒相器，其特征在于，所述鑒相時鐘信號同時提供給一個上升沿觸發(fā)的所述鑒相計數(shù)器和一個下降沿觸發(fā)的所述鑒相計數(shù)器進行鑒相計數(shù)。
7.根據(jù)權(quán)利要求3所述的數(shù)字鑒相器，其特征在于，通過采用所述可編程時滯的鎖相環(huán)芯片實現(xiàn)半數(shù)所述等相位差鑒相時鐘信號，并對所述半數(shù)等相位差鑒相時鐘信號取非得到其余半數(shù)等相位差鑒相時鐘信號，從而實現(xiàn)所述一組完備等相位差鑒相時鐘信號。
8.根據(jù)權(quán)利要求3所述的數(shù)字鑒相器，其特征在于，只在一個所述鑒相計數(shù)器中保存有鑒相計數(shù)值的所有比特，其他所述鑒相計數(shù)器只保留鑒相計數(shù)值的最低位至少一個比特，通過運算獲得所述總的鑒相計數(shù)值。
9.根據(jù)權(quán)利要求1至8中任意一條所述的數(shù)字鑒相器，其特征在于，所述數(shù)字鑒相器還包含倍頻模塊，用于對系統(tǒng)時鐘信號進行倍頻，并將倍頻后結(jié)果作為鑒相時鐘信號送到所述延時模塊。
全文摘要
本發(fā)明涉及數(shù)字電路中的時鐘，公開了一種數(shù)字鑒相器，使得在相同頻率的鑒相時鐘下鑒相精度得到提高。這種數(shù)字鑒相器包含延時模塊，用于根據(jù)一個鑒相時鐘信號產(chǎn)生多個不同相位的鑒相時鐘信號；鑒相模塊，用于對所述延時模塊提供的所述多個不同相位的鑒相時鐘信號分別進行鑒相計數(shù)，并保存總的鑒相計數(shù)值供外部使用。
文檔編號H03L7/08GK1617451SQ20031011398
公開日2005年5月18日 申請日期2003年11月15日 優(yōu)先權(quán)日2003年11月15日
發(fā)明者洪治 申請人:華為技術(shù)有限公司