專利名稱：延遲鎖定環(huán)及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種延遲鎖定環(huán)(DLL)，且更具體地，關(guān)于一種用于補償內(nèi)部時鐘信號與外部時鐘信號之間的差異(skew)并用于校正工作誤差(duty error)的裝置及方法。
背景技術(shù)：
一般說來，一延遲鎖定環(huán)應(yīng)用于一同步半導(dǎo)體存儲裝置以通過一外部時鐘信號同步一內(nèi)部時鐘信號，在該同步半導(dǎo)體存儲裝置中，諸如一讀取操作以及一寫入操作等數(shù)據(jù)存取操作是以同步于該外部時鐘信號的上升沿和下降沿的方式而被執(zhí)行。
由于當(dāng)該外部時鐘信號被輸入至該同步半導(dǎo)體存儲裝置時會有一時間延遲，該延遲鎖定環(huán)便被用于利用補償介于該內(nèi)部時鐘信號與該外部時鐘信號之間的該時間延遲、而通過該外部時鐘信號同步該內(nèi)部時鐘信號。
然而，在一雙倍數(shù)據(jù)速率(DDR)的同步半導(dǎo)體存儲裝置中，該數(shù)據(jù)存取操作被執(zhí)行于該內(nèi)部時鐘信號的一上升沿和一下降沿上，因此，該內(nèi)部時鐘信號有必要具有50％的一占空比(duty ratio)。
已經(jīng)引入了用于補償介于該內(nèi)部時鐘信號與該外部時鐘信號之間的一差異以及用于校正一占空比的該延遲鎖定環(huán)的不同技術(shù)。
在收錄于這里作為參考之用、屬于同一申請人且同時在審查當(dāng)中的2002年12月30日所申請的美國專利第10/331412號、名為“用于校正工作循環(huán)的數(shù)字延遲鎖定環(huán)裝置及其方法”的申請當(dāng)中，公開了一種傳統(tǒng)的延遲鎖定環(huán)，圖1為其方塊圖。
如圖所示，該種傳統(tǒng)的延遲鎖定環(huán)包括一緩沖器110、一延遲線單元120、一工作誤差控制器130，一第一延遲模組單元140、一第一直接相位檢測器150、一第二延遲模組單元160、以及一第二直接相位檢測器170。
緩沖器110接收一外部時鐘信號ext_clk并產(chǎn)生一第一內(nèi)部時鐘信號，該第一內(nèi)部時鐘信號會激活于該第一內(nèi)部時鐘信號的一沿，接著該第一內(nèi)部時鐘信號被輸入至延遲線單元120。
延遲線單元120接收該第一內(nèi)部時鐘信號，并自第一及第二直接相位檢測器150和170接收一第一和一第二檢測信號，延遲線單元120延遲基于該第一及該第二檢測信號的該第一內(nèi)部時鐘信號，并輸出第一延遲內(nèi)部時鐘信號intclk1和第二延遲內(nèi)部時鐘信號intclk2至工作誤差控制器130。
詳細(xì)地來說，延遲線單元120包括一第一控制器121、一第一延遲線122、一第二控制器123、以及一第二延遲線124。
第一控制器121根據(jù)該第一檢測信號產(chǎn)生用以控制一延遲量的一第一控制信號并且輸出該第一控制信號至第一延遲線122。
第一延遲線122接收該第一控制信號及該第一內(nèi)部時鐘信號，該第一內(nèi)部時鐘信號根據(jù)延遲線122的該第一控制信號而被延遲，那就是說，第一延遲線122根據(jù)該第一控制信號通過延遲該第一內(nèi)部時鐘信號而產(chǎn)生第一延遲內(nèi)部時鐘信號intclk1，第一延遲內(nèi)部時鐘信號intclk1接著被輸出至工作誤差控制器130。
第二控制器123根據(jù)該第二檢測信號產(chǎn)生用以控制一延遲量的一第二控制信號并且輸出該第二控制信號至第二延遲線124。
第二延遲線124接收該第二控制信號及該第一內(nèi)部時鐘信號，第二延遲線124延遲基于該第二控制信號的該第一內(nèi)部時鐘信號，接著，被延遲的該第一內(nèi)部時鐘信號被反相且被輸出成為第二延遲內(nèi)部時鐘信號intclk2，第二延遲內(nèi)部時鐘信號intclk2接著被輸出至工作誤差控制器130。
工作誤差控制器130接收第一及第二內(nèi)部時鐘信號intclk1及intclk2，工作誤差控制器130通過轉(zhuǎn)移第一及第二工作控制時鐘信號int_clk及intclk2’的下降沿至第一及第二工作控制時鐘信號int_clk及intclk2’的下降沿的一中段(middle)、以產(chǎn)生一第一工作控制時鐘信號int_clk及一第二工作控制時鐘信號intclk2’，這里，在如前述般地通過轉(zhuǎn)移其下降沿使得第一及第二工作控制時鐘信號int_clk及intclk2’被工作校正之后，它們便具有一50％的占空比，第一及第二工作控制時鐘信號int_clk及intclk2’接著會被分別輸出至第一及第二延遲模組單元140及160。
工作誤差控制器130包括第一相位檢測器131、混合器控制器132、第一相位混合器133、以及第二相位混合器134。
第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2會被反相并被輸出至第一相位檢測器131，第一相位檢測器131會比較第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的下降沿以確定其下降沿中的哪一個領(lǐng)先另一個，并且接著產(chǎn)生基于該比較結(jié)果的一相位檢測信號，該相位檢測信號接著被輸出至混合器控制器132。
混合器控制器132接收該相位檢測信號以確定該相位檢測信號的一加權(quán)(weight)k，加權(quán)k包括第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的兩下降沿之間的一差額，加權(quán)k接著被輸出至第一及第二相位混合器133和134，加權(quán)k包括多個加權(quán)信號。
第一相位混合器133接收加權(quán)k、第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2，第一相位混合器133將1減去加權(quán)k而計算得到一差值，通過將該差值應(yīng)用于第一延遲內(nèi)部時鐘信號intclk1以及將加權(quán)k應(yīng)用于第二延遲內(nèi)部時鐘信號intclk2，第一相位混合器133便會產(chǎn)生一第一工作控制時鐘信號int_clk，第一工作控制時鐘信號int_clk接著被輸出至第一延遲模組單元140。
第二相位混合器134接收加權(quán)k、并將1減去加權(quán)k而計算得到一差值，第二相位混合器134通過將加權(quán)k應(yīng)用于第一延遲內(nèi)部時鐘信號intclk1以及將該差值應(yīng)用于第二延遲內(nèi)部時鐘信號intclk2以產(chǎn)生一第二工作控制時鐘信號intclk2’，第二相位混合器134接著輸出第二工作控制時鐘信號intclk2’至第二延遲模組單元160。
這里，如前所述，第一及第二工作控制時鐘信號int_clk及intclk2’皆是通過轉(zhuǎn)移其下降沿至其下降沿的一中段而產(chǎn)生，而該轉(zhuǎn)移的方向及量則由加權(quán)k及該差值所確定。
第一延遲模組單元140即接收第一工作控制時鐘信號int_clk并估算一延遲量，該延遲量產(chǎn)生于當(dāng)外部時鐘信號ext_clk通過該種傳統(tǒng)的延遲鎖定環(huán)并被輸出成為第一及第二工作控制時鐘信號int_clk及intclk2’之時，第一延遲模組單元140產(chǎn)生基于該估算延遲量的一第一補償時鐘信號iclk1，并輸出第一補償時鐘信號iclk1至第一直接相位檢測器150。
第一直接相位檢測器150接收外部時鐘信號ext_clk并通過比較外部時鐘信號ext_clk和第一補償時鐘信號iclk1以產(chǎn)生該第一檢測信號，第一直接相位檢測器150輸出該第一檢測信號至延遲線單元120。
第二延遲模組單元160接收第二工作控制時鐘信號intclk2’并估算一延遲量，該延遲量產(chǎn)生于當(dāng)?shù)诙ぷ骺刂茣r鐘信號intclk2’行進至一數(shù)據(jù)輸入/輸出管腳(DQ pin)，第二延遲模組單元160產(chǎn)生基于該估算延遲量的第二補償時鐘信號iclk2，并輸出第二補償時鐘信號iclk2至第二直接相位檢測器170。
第二直接相位檢測器170接收外部時鐘信號ext_clk并通過比較外部時鐘信號ext_clk和第二補償時鐘信號iclk2以產(chǎn)生該第二檢測信號，第二直接相位檢測器170輸出該第二檢測信號至延遲線單元120。
圖2為該傳統(tǒng)的延遲鎖定環(huán)的運作的流程圖。
第一直接相位檢測器150在步驟S201中確定第一補償時鐘信號iclk1的一上升沿是否同步于外部時鐘信號的一上升沿，同樣地，第二直接相位檢測器170在步驟S201中確定第二補償時鐘信號iclk2的一上升沿是否同步于外部時鐘信號的一上升沿，然后，如果第一及第二補償時鐘信號iclk1及iclk2皆同步于外部時鐘信號的一上升沿，步驟S203的運作便會被執(zhí)行，另一方面，如果第一及第二補償時鐘信號iclk1及iclk2并不同步于外部時鐘信號的一上升沿，第一及第二延遲線122及124的延遲量便會在步驟S202中被調(diào)整。
之后，在步驟S203中，第一相位檢測器131接收第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的反相信號并確定第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2中何者的下降沿領(lǐng)先另一個。
之后，在步驟S204中，大于0.5的一加權(quán)被應(yīng)用于第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2中具有一領(lǐng)先下降沿的一個，而小于0.5的一加權(quán)則被應(yīng)用于第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2中的另一個。
如前所述，為了通過外部時鐘信號ext_clk的一上升沿同步第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的上升沿，該傳統(tǒng)的DLL包括了兩個反饋回路，一個由第一延遲線122、第一相位混合器133、第一延遲模組單元140、第一直接相位檢測器150、以及第一控制器121所構(gòu)成，另一個則由第二延遲線124、第二相位混合器134、第二延遲模組單元160、第二直接相位檢測器、以及第二控制器所構(gòu)成。
然而，該兩個反饋回路中各自具有的一相位混合器、一延遲模組單元、以及一相位檢測器皆具有較大的尺寸且會消耗較多的功率，因此，由于該傳統(tǒng)的DLL包括兩個反饋回路，是故，該傳統(tǒng)的DLL的尺寸及所消耗的功率皆會增加，因此，該傳統(tǒng)的DLL較不適用于一小尺寸及低功率消耗的半導(dǎo)體存儲裝置。
此外，該兩個反饋回路應(yīng)該具有一相同的延遲量，然而，由于諸如制造程序、電壓、以及溫度的變化等因素，該兩個反饋回路之一的一延遲量可能會與另一個的一延遲量不同。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供將一內(nèi)部時鐘信號同步于一外部時鐘信號、以及校正該內(nèi)部時鐘信號的占空比的一種延遲鎖定環(huán)及其方法，該內(nèi)部時鐘信號可消耗較低的功率及具有較小的尺寸。
根據(jù)本發(fā)明的目的，提供一種用于校正一時鐘信號的占空比的延遲鎖定環(huán)，包括一時鐘緩沖器，接收一外部時鐘信號以輸出一上升沿時鐘信號；一延遲單元，基于一第一比較信號延遲該上升沿時鐘信號，以產(chǎn)生一第一內(nèi)部時鐘信號、一第二內(nèi)部時鐘信號、一第一延遲鎖定信號、以及一第二延遲鎖定信號；一工作校正單元(duty correction unit)，接收該第一及該第二內(nèi)部時鐘信號和該第一及該第二延遲鎖定信號，并通過校正該外部時鐘信號的占空度(duty cycle)而產(chǎn)生一延遲鎖定時鐘信號；以及一時鐘反饋單元，接收該延遲鎖定時鐘信號及該外部時鐘信號，以產(chǎn)生該第一比較信號。
根據(jù)本發(fā)明的另一目的，提供一種用于校正一時鐘信號的占空比的延遲鎖定環(huán)，包括一時鐘緩沖器，接收一外部時鐘信號以輸出一上升沿時鐘信號；一延遲單元，基于一第一比較信號延遲該上升沿時鐘信號，以產(chǎn)生一第一內(nèi)部時鐘信號、一第二內(nèi)部時鐘信號、一第一延遲鎖定信號、以及一第二延遲鎖定信號；一工作校正單元，接收該第一及該第二內(nèi)部時鐘信號和該第一及該第二延遲鎖定信號，并通過校正該外部時鐘信號的占空度而產(chǎn)生一延遲鎖定時鐘信號；以及一時鐘反饋單元，接收該延遲鎖定時鐘信號及該上升沿時鐘信號，以產(chǎn)生該第一比較信號。
根據(jù)本發(fā)明的再一目的，提供一種用于校正一時鐘信號的占空比的延遲鎖定環(huán)，包括一第一時鐘緩沖器，接收一外部時鐘信號以輸出一第一上升沿時鐘信號；一第二時鐘緩沖器，接收該外部時鐘信號以輸出一第二上升沿時鐘信號；一延遲單元，基于一第一比較信號延遲該上升沿時鐘信號，以產(chǎn)生一第一內(nèi)部時鐘信號、一第二內(nèi)部時鐘信號、一第一延遲鎖定信號、以及一第二延遲鎖定信號；一工作校正單元，接收該第一及該第二內(nèi)部時鐘信號和該第一及該第二延遲鎖定信號，并通過校正該外部時鐘信號的占空度而產(chǎn)生一延遲鎖定時鐘信號；以及一時鐘反饋單元，接收該延遲鎖定時鐘信號及該外部時鐘信號，以產(chǎn)生該第一比較信號。


通過下列結(jié)合附圖對優(yōu)選實施例的詳細(xì)說明，本發(fā)明的上述和其他目標(biāo)和特征會變得明顯，其中圖1表示一傳統(tǒng)的延遲鎖定環(huán)的方塊圖；圖2表示圖1的傳統(tǒng)的延遲鎖定環(huán)的操作的流程圖；圖3表示根據(jù)本發(fā)明第一實施例的延遲鎖定環(huán)的方塊圖；圖4表示圖3的延遲鎖定環(huán)的操作的流程圖；圖5表示圖3的延遲鎖定環(huán)的操作的波形圖；圖6表示圖3的加權(quán)控制器的示意性的電路圖；圖7表示圖3的相位混合器的示意性的電路圖；圖8表示圖7的單元相位混合器的示意性的電路圖；圖9表示根據(jù)本發(fā)明一第二實施例的延遲鎖定環(huán)的方塊圖；以及圖10表示根據(jù)本發(fā)明一第三實施例的延遲鎖定環(huán)的方塊圖。
具體實施例方式
以下將通過參考附圖以詳細(xì)說明本發(fā)明的延遲鎖定環(huán)(DLL)。
圖3為根據(jù)本發(fā)明一第一實施例的延遲鎖定環(huán)的方塊圖。
如圖所示，所述延遲鎖定環(huán)包括第一時鐘緩沖器310、第二時鐘緩沖器360、一延遲線單元320、一工作誤差控制單元330、一延遲模組單元340、以及一第一相位檢測器350。
第一時鐘緩沖器310接收一外部時鐘信號CLK以及其反相信號；亦即一外部時鐘限制(bar)信號CLKB，并通過緩沖該外部時鐘信號CLK以及外部時鐘限制信號CLKB以輸出一上升沿時鐘信號rclk。
延遲線單元320接收上升沿時鐘信號rclk以及一第一比較信號pd1以輸出一第一延遲內(nèi)部時鐘信號intclk1、一第二延遲內(nèi)部時鐘信號intclk2、一第一延遲鎖定信號1st_lock、以及一第二延遲鎖定信號2nd_lock。
延遲線單元320包括第一延遲線322、第二延遲線323、延遲線控制器321、以及鎖定檢測器324。
延遲線控制器321接收第一比較信號pd1、第一及第二延遲鎖定信號1st_lock及2nd_lock，以產(chǎn)生一第一延遲線控制信號ctr1以及一第二延遲線控制信號ctr2。這里，所述第一及第二延遲線控制信號ctr1及ctr2分別用于控制第一及第二延遲線322及323的延遲量。
第一延遲線322接收上升沿時鐘信號rclk，并通過根據(jù)第一延遲線控制信號ctr1將所述上升沿時鐘信號rclk延遲一預(yù)定延遲時間，產(chǎn)生第一延遲內(nèi)部時鐘信號intclk1。
同樣地，第二延遲線323接收上升沿時鐘信號rclk，以根據(jù)第二延遲線控制信號ctr2將上升沿時鐘信號rclk延遲一預(yù)定延遲時間，并且接著將該延遲上升沿時鐘信號反相，以產(chǎn)生第二延遲內(nèi)部時鐘信號intclk2。
鎖定檢測器324接收第一比較信號pd1以確定第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2是否被延遲鎖定，以產(chǎn)生第一及第二延遲鎖定信號1st_lock及2nd_lock。
工作誤差控制單元330接收來自于延遲線單元320的第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2、以及第一及第二延遲鎖定信號1st_lock及2nd_lock，以通過混合第一及第二內(nèi)部時鐘信號intclk1及intclk2的相位，產(chǎn)生一混合時鐘信號mix_clk。這里，工作誤差控制單元330比較第一延遲內(nèi)部時鐘信號intclk1的相位和第二延遲內(nèi)部時鐘信號intclk2的相位，并基于該比較結(jié)果將一第一加權(quán)1-K以及一第二加權(quán)K分別應(yīng)用于第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2，以校正第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的占空比。
這里，第二加權(quán)K大于或等于0且小于或等于1，第一加權(quán)1-K通過1減去第二加權(quán)K而獲得。
工作誤差控制單元330包括相位混合器333、加權(quán)控制器332、以及第二相位檢測器331。
第二相位檢測器331接收第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的反相信號，并確定第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2中哪一個的下降沿領(lǐng)先另一個，以產(chǎn)生一第二比較信號pd2。
加權(quán)控制器332基于第一及第二延遲鎖定信號1st_lock及2nd_lock以及第二比較信號pd2而控制第一及第二加權(quán)1-K及K。
延遲模組單元340接收來自工作誤差控制單元330的混合時鐘信號mix_clk，并使該混合時鐘信號mix_clk延遲一預(yù)定延遲時間，以將該延遲信號作為一反饋時鐘信號fbclk輸出。這里，延遲模組單元340的該預(yù)定延遲時間與當(dāng)外部時鐘信號CLK通過該DLL時所需的延遲時間相等。
第一相位檢測器350接收外部時鐘信號CLK以及反饋時鐘信號fbclk，并比較該外部時鐘信號CLK和反饋時鐘信號fbclk的相位，以產(chǎn)生第一比較信號pd1。
第二時鐘緩沖器360接收并緩沖該混合時鐘信號mix_clk，以輸出該緩沖信號作為一延遲鎖定時鐘信號DLL_clk。
圖4為延遲鎖定圖3所示的延遲鎖定環(huán)的第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的操作的流程圖。
當(dāng)初始化該DLL時，第一及第二延遲鎖定信號1st_lock及2nd_lock二者皆處于邏輯低電平，在步驟S401，加權(quán)控制器332將第二加權(quán)K設(shè)為0。由于第二加權(quán)K為0，相位混合器333只接收第一延遲內(nèi)部時鐘信號intclk1，以輸出該接收信號，作為所述混合時鐘信號mix_clk。在此時刻，延遲線控制器321只控制第一延遲線322。
接著，第一相位檢測器350比較外部時鐘信號CLK和反饋時鐘信號fbclk的相位，并在步驟S402確定外部時鐘信號CLK和反饋時鐘信號fbclk的上升沿是否同步。
如果外部時鐘信號CLK和反饋時鐘信號fbclk的上升沿不同步，則在步驟S403，延遲線控制器321便會調(diào)整第一延遲線322的一延遲量，直到外部時鐘信號CLK和反饋時鐘信號fbclk的上升沿同步為止。
接著，如果外部時鐘信號CLK和反饋時鐘信號fbclk的上升沿同步；亦即，如果第一延遲線322被延遲鎖定，這意味著第一延遲內(nèi)部時鐘信號intclk1的上升沿同步于外部時鐘信號CLK的上升沿，則在步驟S404，鎖定檢測器324會將第一延遲鎖定信號1st_lock設(shè)定為邏輯高電平，而加權(quán)控制器332將該第二加權(quán)設(shè)為1，并且延遲線控制器321只控制第二延遲線323。
之后，第二延遲內(nèi)部時鐘信號intclk2便會被相位混合器333當(dāng)作混合時鐘信號mix_clk而輸出，接著，混合時鐘信號mix_clk被輸入至延遲模組單元340以作為反饋時鐘信號fbclk而被輸出，并且在步驟S405，第一相位檢測器350比較外部時鐘信號CLK和反饋時鐘信號fbclk的上升沿。
如果外部時鐘信號CLK和反饋時鐘信號fbclk的上升沿不同步，則在步驟S406，延遲線控制器321會調(diào)整第二延遲線323的延遲量。
之后，當(dāng)外部時鐘信號CLK和反饋時鐘信號fbclk的上升沿同步時，則在步驟S407，鎖定檢測器324便會將第二延遲鎖定信號2nd_lock設(shè)定為邏輯高電平，且第一及第二延遲線322及323二者均被使能。
接著，由于第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的上升沿每一個皆同步于外部時鐘信號CLK的上升沿，因此第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的上升沿同步。
圖5為在執(zhí)行第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的延遲鎖定之后一工作校正運作的波形圖。
延遲線控制器321控制第一及第二延遲線322及323兩者，并且加權(quán)控制器322基于第二比較信號pd2、第一延遲鎖定信號1st_lock以及第二延遲鎖定信號2nd_lock確定第二加權(quán)K。
第二相位檢測器331確定第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2中兩個下降沿的哪一個領(lǐng)先另一個。如果第一延遲內(nèi)部時鐘信號intclk1的下降沿領(lǐng)先第二內(nèi)部時鐘信號intclk2的下降沿，則該第二比較信號變成邏輯高電平。另一方面，如果第二內(nèi)部時鐘信號intclk2的下降沿領(lǐng)先第一內(nèi)部時鐘信號intclk1的下降沿，則第二比較信號pd2變成邏輯低電平。
當(dāng)?shù)谝患暗诙舆t鎖定信號1st_lock及2nd_lock皆為邏輯高電平時，加權(quán)控制器332最后便會基于第二比較信號pd2確定第二加權(quán)K。
這里，當(dāng)?shù)谝患暗诙舆t鎖定信號1st_lock及2nd_lock皆為邏輯高電平；亦即，當(dāng)?shù)谝患暗诙舆t內(nèi)部時鐘信號intclk1及intclk2被延遲鎖定時，第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的上升沿被同步，但其下降沿并未被同步而具有外部時鐘信號CLK所具有的一工作誤差的一時間差。
之后，相位混合器333對第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2執(zhí)行一相位混合運作，以產(chǎn)生混合時鐘信號mix_clk。由于第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的上升沿同步，因此混合時鐘信號mix_clk的上升沿與第一及第二內(nèi)部時鐘信號intclk1及intclk2的上升沿同步。
然而，第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的下降沿并不同步。因此，為了使得混合時鐘信號mix_clk具有50％的占空比，通過執(zhí)行該相位混合運作應(yīng)該會在第一及第二內(nèi)部時鐘信號intclk1及intclk2的下降沿之間發(fā)現(xiàn)一中段相位。圖5所示的符號Δ代表一工作變化，其可在外部時鐘信號CLK通過第一及第二延遲線322及323時產(chǎn)生。
一般來說，為了找出位于兩個信號的上升沿或下降沿之間的一中段相位，一相位混合器會將一較大的加權(quán)應(yīng)用于兩個信號中具有領(lǐng)先相位的一個。
即，當(dāng)?shù)谝患暗诙舆t鎖定信號1st_lock及2nd_lock皆為邏輯高電平時，加權(quán)控制器332會將一較大的加權(quán)應(yīng)用于第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2中具有領(lǐng)先相位的一個，以響應(yīng)第二比較信號pd2。
圖6為加權(quán)控制器332的電路圖。
如圖所示，加權(quán)控制器332接收第二比較信號pd2、第一延遲鎖定信號1st_lock、以及第二延遲鎖定信號2nd_lock，以產(chǎn)生第一選擇信號sel_1、第二選擇信號sel_2、第一選擇限制信號(select bar signal)sel_1b、以及第二選擇限制信號sel_2b。這里，第一及第二選擇信號sel_1及sel_2、以及第一及第二選擇限制信號sel_1b及sel_2b的邏輯狀態(tài)根據(jù)第二比較信號pd2、以及第一及第二延遲鎖定信號1st_lock及2nd_lock的邏輯狀態(tài)而被確定。
第二加權(quán)K由第一及第二選擇信號sel_1及sel_2、以及第一及第二選擇限制信號sel_1b及sel_2b的邏輯狀態(tài)而被確定。
舉例來說，如果第一及第二選擇信號sel_1及sel_2處于邏輯高電平，而第一及第二選擇限制信號sel_1b及sel_2b處于邏輯低電平，則第二加權(quán)K被設(shè)為0。
以下參閱圖3至圖7對加權(quán)控制器332的操作進行說明。
在第一例I中，在啟始狀態(tài)，當(dāng)?shù)谝患暗诙舆t鎖定信號1st_lock及2nd_lock處于邏輯低電平，第一及第二選擇信號sel_1及sel_2處于邏輯高電平，而第一及第二選擇限制信號sel_1b及sel_2b則處于邏輯低電平。在此情況下，加權(quán)控制器332會根據(jù)第一及第二選擇信號sel_1及sel_2、以及第一及第二選擇限制信號sel_1b及sel_2b的邏輯狀態(tài)將加權(quán)值K設(shè)為0。
在第二例II中，當(dāng)?shù)谝谎舆t鎖定信號1st_lock處于邏輯高電平且第二延遲鎖定信號2nd_lock處于邏輯低電平時，第一及第二選擇信號sel_1及sel_2處于邏輯低電平，而第一及第二選擇限制信號sel_1b及sel_2b會處于邏輯高電平。在這種情況下，加權(quán)控制器332會根據(jù)第一及第二選擇信號sel_1及sel_2、以及第一及第二選擇限制信號sel_1b及sel_2b的邏輯狀態(tài)將加權(quán)值K設(shè)為1。
在第三例III中，當(dāng)?shù)谝患暗诙舆t鎖定信號1st_lock及2nd_lock皆處于邏輯高電平；亦即，當(dāng)?shù)谝患暗诙?nèi)部時鐘信號intclk1及intclk2的上升沿同步時，則加權(quán)值K由第二比較信號pd2的邏輯狀態(tài)確定。
在這種情況下，如果第二比較信號pd2位于邏輯高電平；亦即，如果第一內(nèi)部時鐘信號intclk1的下降沿領(lǐng)先第二內(nèi)部時鐘信號intclk2的下降沿，則第一選擇信號sel_1及第二選擇限制信號sel_2b處于邏輯低電平，而第二選擇信號sel_2及第一選擇限制信號sel_1b處于邏輯高電平。結(jié)果，加權(quán)控制器332會根據(jù)第一及第二選擇信號sel_1及sel_2、以及第一及第二選擇限制信號sel_1b及sel_2b的邏輯狀態(tài)將加權(quán)值K設(shè)為1/3。
另一方面，如果第二比較信號pd2處于邏輯低電平；亦即，如果第一內(nèi)部時鐘信號intclk1的下降沿滯后第二內(nèi)部時鐘信號intclk2的下降沿，則第一選擇信號sel_1及第二選擇限制信號sel_2b處于邏輯高電平，而第二選擇信號sel_2及第一選擇限制信號sel_1b處于邏輯低電平。結(jié)果，加權(quán)控制器332會根據(jù)第一及第二選擇信號sel_1及sel_2、以及第一及第二選擇限制信號sel_1b及sel_2b的邏輯狀態(tài)將加權(quán)值K設(shè)為2/3。
表格1簡明地顯示上述加權(quán)控制器332的運作。
表格1

圖7為圖3的相位混合器333的示意性的電路圖。
如圖所示，相位混合器333包括第一相位選擇器710、第二相位選擇器720、以及輸出控制器730。
第一及第二內(nèi)部時鐘信號intclk1及intclk2分別被輸入第一及第二相位選擇器710及720。第一及第二相位選擇器710及720的每一個分別包括多個相位混合器711至713及721至723，這里，第一及第二相位選擇器710及720的每一個中所分別包含的單元相位混合器的數(shù)目可以大于3，以便于更為精細(xì)地調(diào)整加權(quán)值K。
每個單元相位混合器711、712、722、及723皆接收第二選擇信號sel_2以及第二選擇限制信號sel_2b；且每個單元相位混合器713及721則皆接收第一選擇信號sel_1以及第一選擇限制信號sel_1b。
當(dāng)?shù)谝患暗诙?nèi)部時鐘信號intclk1及intclk2的上升沿同步且第一內(nèi)部時鐘信號intclk1的下降沿滯后第二內(nèi)部時鐘信號intclk2的下降沿時，第一選擇信號sel_1以及第二選擇限制信號sel_2b處于邏輯高電平，而第二選擇信號sel_2以及第一選擇限制信號sel_1b處于邏輯低電平。因此，單元相位混合器713、722、以及723被使能，在此時刻，被使能的單元相位混合器713、722、以及723被作為反相器操作，接著，一1/3的加權(quán)被應(yīng)用至第一內(nèi)部時鐘信號intclk1而一2/3的加權(quán)被應(yīng)用至第二內(nèi)部時鐘信號intclk2。
即，由于第二內(nèi)部時鐘信號intclk2的下降沿領(lǐng)先第一內(nèi)部時鐘信號intclk1的下降沿，因此第二相位選擇器720被使能的單元相位混合器比第一相位選擇器710的多，以便將一比應(yīng)用至第一時鐘信號intclk1的加權(quán)更大的加權(quán)應(yīng)用至第二內(nèi)部時鐘信號intclk2。因此，便可在第一及第二內(nèi)部時鐘信號intclk1及intclk2的下降沿之間發(fā)現(xiàn)一中段相位。
在此同時，通過控制單元相位混合器711至713、以及721至723中每個所包含的一晶體管的尺寸，可以產(chǎn)生接近0.5的加權(quán)值。
當(dāng)半導(dǎo)體存儲裝置處于斷電模式以降低功率消耗時，輸出控制器730會基于一斷電模式信號pwrdn而不輸出混合時鐘信號mix_clk。這里，當(dāng)半導(dǎo)體存儲裝置處于斷電模式時，斷電模式信號pwrdn會被激活作為邏輯高電平。
圖8為單元相位混合器711至713、以及721至723的示意性電路圖。
如圖所示，每個單元相位混合器711至713、以及721至723皆包括第一及第二p-溝道金屬氧化物半導(dǎo)體(PMOS)晶體管P1及P2，且還包括一第一及一第二n-溝道金屬氧化物半導(dǎo)體(NMOS)晶體管N1及N2。
第一PMOS晶體管P1連接于一電源電壓VDD以及第二PMOS晶體管P2之間，且第一PMOS晶體管P1的柵極接收第一及第二內(nèi)部時鐘信號intclk1及intclk2中的一個。
第二PMOS晶體管P2連接于第一PMOS晶體管P1以及第二NMOS晶體管N2之間，且第二PMOS晶體管P2的柵極接收第一及第二選擇信號sel_1及sel_2、以及第一及第二選擇限制信號sel_1b及sel_2b中的一個。
第一NMOS晶體管N1連接于第二NMOS晶體管N2和接地電壓VSS之間，且第一NMOS晶體管N1的柵極接收第一及第二內(nèi)部時鐘信號intclk1及intclk2中的一個。
第二NMOS晶體管N2連接于第二PMOS晶體管P2以及第一NMOS晶體管N1之間，且第二NMOS晶體管N2的柵極接收第一及第二選擇信號sel_l及sel_2、以及第一及第二選擇限制信號sel_1b及sel_2b中的一個。
圖9為根據(jù)本發(fā)明第二實施例的延遲鎖定環(huán)的方塊圖。
如圖所示，該DLL包括第一時鐘緩沖器910、第二時鐘緩沖器920、第三時鐘緩沖器970、延遲線單元930、工作誤差控制單元940、延遲模組單元950、以及第一相位檢測器960。
第一時鐘緩沖器910通過一非反相端接收一外部時鐘信號CLK、并通過一反相端接收外部時鐘信號CLK的反相信號，即一外部時鐘限制信號CLKB，以通過緩沖外部時鐘信號CLK及外部時鐘限制信號CLKB輸出第一上升沿時鐘信號rclk1。
第二時鐘緩沖器920通過一反相端接收一外部時鐘信號CLK、并通過一非反相端接收外部時鐘限制信號CLKB，以通過緩沖外部時鐘信號CLK及外部時鐘限制信號CLKB而輸出第二上升沿時鐘信號rclk2。
延遲線單元930接收第一及第二上升沿時鐘信號rclk1及rclk2、以及第一比較信號pd1，以輸出第一延遲內(nèi)部時鐘信號intclk1、第二延遲內(nèi)部時鐘信號intclk2、第一延遲鎖定信號1st_lock、以及第二延遲鎖定信號2nd_lock。
延遲線單元930包括第一延遲線932、第二延遲線933、延遲線控制器931、以及鎖定檢測器934。
延遲線控制器931接收第一比較信號pd1、以及第一及第二延遲鎖定信號1st_lock及2nd_lock，以產(chǎn)生第一延遲線控制信號ctr1以及第二延遲線控制信號ctr2。這里，第一延遲線控制信號ctr1以及第二延遲線控制信號ctr2分別用以控制第一及第二延遲線932及933的延遲量。
第一延遲線932接收第一上升沿時鐘信號rclk1，以便通過根據(jù)第一延遲線控制信號ctr1將第一上升沿時鐘信號rclk1延遲一預(yù)定延遲時間而產(chǎn)生第一延遲內(nèi)部時鐘信號intclk1。
同樣地，第二延遲線933接收第二上升沿時鐘信號rclk2，以便根據(jù)第二延遲線控制信號ctr2將上升沿時鐘信號rclk2延遲一預(yù)定延遲時間以產(chǎn)生第二延遲內(nèi)部時鐘信號intclk2。
鎖定檢測器934接收第一比較信號pd1以確定第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2是否被延遲鎖定，用以產(chǎn)生第一及第二延遲鎖定信號1st_lock及2nd_lock。
工作誤差控制單元940接收來自于延遲線單元930的第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2以及第一及第二延遲鎖定信號1st_lock及2nd_lock，以便通過混合第一及第二內(nèi)部時鐘信號intclk1及intclk2的相位而產(chǎn)生一混合時鐘信號mix_clk。這里，工作誤差控制單元940比較第一延遲內(nèi)部時鐘信號intclk1的相位以及第二延遲內(nèi)部時鐘信號intclk2的相位，并基于該比較結(jié)果將第一加權(quán)1-K以及第二加權(quán)K分別應(yīng)用于第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2，以校正第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的占空比。
這里，第二加權(quán)K大于或等于0且小于或等于1。第一加權(quán)1-K通過1減去第二加權(quán)K而獲得。
工作誤差控制單元940包括相位混合器943、加權(quán)控制器942、以及第二相位檢測器941。
第二相位檢測器941接收第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的反相信號，并確定第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2中哪一個的下降沿領(lǐng)先另一個，以產(chǎn)生第二比較信號pd2。
加權(quán)控制器942基于第一及第二延遲鎖定信號1st_lock及2nd_lock以及第二比較信號pd2而控制第一及第二加權(quán)1-K及K。
延遲模組單元950使混合時鐘信號mix_clk延遲一預(yù)定延遲時間，以輸出該延遲信號作為一反饋時鐘信號fbclk。這里，延遲模組單元950的該預(yù)定延遲時間與當(dāng)外部時鐘信號CLK通過該DLL時產(chǎn)生的延遲時間相等。
第一相位檢測器960接收外部時鐘信號CLK以及反饋時鐘信號fbclk，并比較外部時鐘信號CLK和反饋時鐘信號fbclk的相位，以產(chǎn)生第一比較信號pd1。
第三時鐘緩沖器970緩沖混合時鐘信號mix_clk，以輸出該緩沖信號作為一延遲鎖定時鐘信號DLL_clk。
如上所述，除了第一及第二延遲線932及933分別接收兩個不同的時鐘信號，即第一及第二上升沿時鐘信號rclk1及rclk2之外，圖9中所示DLL的結(jié)構(gòu)及運作與圖3中所示DLL的完全相同。此外，由于第二上升沿時鐘信號rclk2是第一上升沿時鐘信號rclk1的反相信號，因此第二延遲線933在其輸出端并不具有一反相單元，亦即，第二延遲線933并不會將其輸出信號反相以產(chǎn)生第二延遲內(nèi)部時鐘信號intclk2。
圖10為根據(jù)本發(fā)明第三實施例的延遲鎖定環(huán)的方塊圖。
如圖所示，該DLL包括第一時鐘緩沖器1010、第二時鐘緩沖器1060、延遲線單元1020、工作誤差控制單元1030、延遲模組單元1040、以及第一相位檢測器1050。
第一時鐘緩沖器1010接收一外部時鐘信號CLK及其反相信號，即一外部時鐘限制信號CLKB，以通過緩沖該外部時鐘信號CLK及外部時鐘限制信號CLKB而輸出一上升沿時鐘信號rclk。
延遲線單元1020接收上升沿時鐘信號rclk、以及第一比較信號pd1，以輸出第一延遲內(nèi)部時鐘信號intclk1、第二延遲內(nèi)部時鐘信號intclk2、第一延遲鎖定信號1st_lock、以及第二延遲鎖定信號2nd_lock。
延遲線單元1020包括第一延遲線1022、第二延遲線1023、延遲線控制器1021、以及鎖定檢測器1024。
延遲線控制器1021接收第一比較信號pd1、第一及第二延遲鎖定信號1st_lock及2nd_lock，以產(chǎn)生第一延遲線控制信號ctr1以及第二延遲線控制信號ctr2。這里，第一延遲線控制信號ctr1以及第二延遲線控制信號ctr2分別用以控制第一及第二延遲線1022及1023的延遲量。
第一延遲線1022接收上升沿時鐘信號rclk，以通過根據(jù)第一延遲線控制信號ctr1將上升沿時鐘信號rclk延遲一預(yù)定延遲時間而產(chǎn)生第一延遲內(nèi)部時鐘信號intclk1。
同樣地，第二延遲線1023接收上升沿時鐘信號rclk，以根據(jù)第二延遲線控制信號ctr2使上升沿時鐘信號rclk延遲一預(yù)定延遲時間，并且接著使延遲的上升沿時鐘信號rclk反相以產(chǎn)生第二延遲內(nèi)部時鐘信號intclk2。
鎖定檢測器1024接收第一比較信號pd1以確定第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2是否被延遲鎖定，用以產(chǎn)生第一及第二延遲鎖定信號1st_lock及2nd_lock。
工作誤差控制單元1030接收來自延遲線單元1020的第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2以及第一及第二延遲鎖定信號1st_lock及2nd_lock，以通過混合第一及第二內(nèi)部時鐘信號intclk1及intclk2的相位而產(chǎn)生一混合時鐘信號mix_clk。這里，工作誤差控制單元1030比較第一延遲內(nèi)部時鐘信號intclk1的相位以及第二延遲內(nèi)部信號intclk2的相位，并基于該比較結(jié)果將第一加權(quán)1-K以及第二加權(quán)K分別應(yīng)用于第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2，以校正第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的占空比。
這里，第二加權(quán)K大于或等于0且小于或等于1。第一加權(quán)1-K通過1減去第二加權(quán)K而獲得。
工作誤差控制單元1030包括相位混合器1033、加權(quán)控制器1032、以及第二相位檢測器1031。
第二相位檢測器1031接收第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的反相信號，并確定第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2中哪一個的下降沿領(lǐng)先另一個，以產(chǎn)生第二比較信號pd2。
加權(quán)控制器1032基于第一及第二延遲鎖定信號1st_lock及2nd_lock以及第二比較信號pd2而控制第一及第二加權(quán)1-K及K。
延遲模組單元1040使混合時鐘信號mix_clk延遲一預(yù)定延遲時間，以輸出該延遲信號作為一反饋時鐘信號fbclk。這里，所述延遲模組單元1040的預(yù)定延遲時間等于在外部時鐘信號CLK通過該DLL時產(chǎn)生的延遲時間。
第一相位檢測器1050接收上升沿時鐘信號rclk以及反饋時鐘信號fbclk，并比較該上升沿時鐘信號rclk和反饋時鐘信號fbclk的相位，以產(chǎn)生第一比較信號pd1。
第二時鐘緩沖器1060緩沖混合時鐘信號mix_clk，以輸出該緩沖信號作為一延遲鎖定時鐘信號DLL_clk。
如上所述，除了第一相位檢測器1050接收上升沿時鐘信號rclk而不是接收外部時鐘信號CLK之外，圖10中所示DLL的結(jié)構(gòu)及運作與圖3中所示DLL的完全相同。因此，第一相位檢測器1050的延遲量應(yīng)該不同于第一相位檢測器350的延遲量，并且第一相位檢測器1050的延遲量為本專業(yè)技術(shù)人員所熟知。
如上所述，本發(fā)明的DLL可以在不使用傳統(tǒng)DLL所包括的三個塊，即相位混合器、延遲模組單元及相位檢測器的情形下操作。因此，本發(fā)明的DLL能夠降低功率損耗，且DLL的尺寸亦能夠減小。因此，可增加凈得晶粒(net die)的數(shù)量。
此外，由于外部時鐘信號通過一單個反饋回路以產(chǎn)生一延遲鎖定時鐘信號，因此傳統(tǒng)DLL中由于兩個反饋回路之間所具有的延時差所造成的誤差亦不會發(fā)生在本發(fā)明的DLL中。
本申請包括涉及于2003年10月29日向韓國專利局所提出的韓國申請2003-75939的主題，這里參考引用其全部內(nèi)容。
即使關(guān)于以上特定實施例對本申請進行了描述，然而對于本專業(yè)技術(shù)人員來說很明顯，可在不脫離如以下權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下進行不同的修改和變型。
圖標(biāo)符號說明110緩沖器120延遲線單元121第一控制器122第一延遲線123第二控制器124第二延遲線130工作誤差控制器131第一相位檢測器132混合器控制器133第一相位混合器134第二相位混合器140第一延遲模組單元150第一直接相位檢測器160第二延遲模組單元170第二直接相位檢測器310第一時鐘緩沖器
320延遲線單元321延遲線控制器322第一延遲線323第二延遲線324鎖定檢測器330工作誤差控制單元331第二相位檢測器332加權(quán)控制器333相位混合器340延遲模組單元350第一相位檢測器360第二時鐘緩沖器710第一相位選擇器711相位混合器712相位混合器713相位混合器720第二相位選擇器721相位混合器722相位混合器723相位混合器730輸出控制器910第一時鐘緩沖器920第二時鐘緩沖器930延遲線單元931延遲線控制器932第一延遲線933第二延遲線
934鎖定檢測器940工作誤差控制單元941第二相位檢測器942加權(quán)控制器943相位混合器950延遲模組單元960第一相位檢測器970第三時鐘緩沖器1010 第一時鐘緩沖器1020 延遲線單元1021 延遲線控制器1022 第一延遲線1023 第二延遲線1024 鎖定檢測器1030 工作誤差控制單元1031 第二相位檢測器1032 加權(quán)控制器1033 相位混合器1040 延遲模組單元1050 第一相位檢測器1060 第二時鐘緩沖器ext_clk外部時鐘信號intclk1第一延遲內(nèi)部時鐘信號intclk2第二延遲內(nèi)部時鐘信號int_clk第一工作控制時鐘信號intclk2’ 第二工作控制時鐘信號iclk1 第一補償時鐘信號
iclk2第二補償時鐘信號CLK 外部時鐘信號CLKB 外部時鐘限制信號rclk 上升沿時鐘信號rclk1第一上升沿時鐘信號rclk2第二上升沿時鐘信號pd1 第一比較信號pd2 第二比較信號1st_lock 第一延遲鎖定信號2nd_lock 第二延遲鎖定信號ctr1 第一延遲線控制信號ctr2 第二延遲線控制信號mix_clk 混合時鐘信號1-K 第一加權(quán)K第二加權(quán)fbclk反饋時鐘信號DLL_clk 延遲鎖定時鐘信號sel_1第一選擇信號sel_2第二選擇信號sel_1b 第一選擇限制信號sel_2b 第二選擇限制信號P1 第一p-信道金屬氧化物半導(dǎo)體晶體管P2 第二p-信道金屬氧化物半導(dǎo)體晶體管N1 第一n-溝道金屬氧化物半導(dǎo)體晶體管N2 第二n-溝道金屬氧化物半導(dǎo)體晶體管VDD 電源電壓VSS 接地電壓
權(quán)利要求
1.一種能夠校正時鐘信號的占空比的延遲鎖定環(huán)(DLL)，包括時鐘緩沖器，其接收一外部時鐘信號以輸出一上升沿時鐘信號；延遲裝置，用于基于一第一比較信號延遲該上升沿時鐘信號，以產(chǎn)生第一內(nèi)部時鐘信號、第二內(nèi)部時鐘信號、第一延遲鎖定信號、以及第二延遲鎖定信號；工作校正裝置，其接收該第一及該第二內(nèi)部時鐘信號和該第一及該第二延遲鎖定信號，并通過校正該外部時鐘信號的占空度而產(chǎn)生一延遲鎖定時鐘信號；以及時鐘反饋單元，其接收該延遲鎖定時鐘信號及該外部時鐘信號，以產(chǎn)生該第一比較信號。
2.如權(quán)利要求1所述的延遲鎖定環(huán)，其中所述時鐘反饋單元包括延遲模組單元，其將該延遲鎖定時鐘信號延遲一預(yù)定延遲時間，以產(chǎn)生一反饋時鐘信號；以及第一相位檢測器，其接收該外部時鐘信號及該反饋的時鐘信號，以通過比較該外部時鐘信號與該反饋的時鐘信號的相位產(chǎn)生所述第一比較信號。
3.如權(quán)利要求2所述的延遲鎖定環(huán)，其中所述延遲裝置包括延遲線控制器，其接收該第一比較信號和該第一及該第二延遲鎖定信號，以產(chǎn)生一第一延遲線控制信號及一第二延遲線控制信號；第一延遲線，其基于該第一延遲線控制信號延遲該上升沿時鐘信號，以產(chǎn)生該第一內(nèi)部時鐘信號；第二延遲線，其基于該第二延遲線控制信號延遲該上升沿時鐘信號，并將被延遲的上升沿時鐘信號反相，以產(chǎn)生該第二內(nèi)部時鐘信號；以及鎖定檢測器，其接收該第一比較信號，并基于該第一比較信號確定該第一及該第二延遲線是否被延遲鎖定，以產(chǎn)生該第一及該第二延遲鎖定信號。
4.如權(quán)利要求3所述的延遲鎖定環(huán)，其中所述工作校正裝置包括第二相位檢測器，其接收所述第一及所述第二內(nèi)部時鐘信號的反相信號，并確定所接收的哪一個信號的下降沿領(lǐng)先另一個，以產(chǎn)生第二比較信號；加權(quán)控制器，其接收該第二比較信號和該第一及該第二延遲鎖定信號，以產(chǎn)生一加權(quán)值；以及相位混合器，其接收該第一及該第二內(nèi)部時鐘信號，并通過混合相位將該加權(quán)值應(yīng)用至該第二內(nèi)部時鐘信號以及將一第二加權(quán)值應(yīng)用至該第一內(nèi)部時鐘信號，以產(chǎn)生該延遲鎖定時鐘信號，其中所述第二加權(quán)值為1減去該加權(quán)值的一值。
5.如權(quán)利要求4所述的延遲鎖定環(huán)，其中所述加權(quán)值包括第一選擇信號、第二選擇信號、第一選擇限制信號、以及第二選擇限制信號。
6.如權(quán)利要求5所述的延遲鎖定環(huán)，其中所述加權(quán)值基于所述第一選擇信號、所述第二選擇信號、所述第一選擇限制信號、所述第二選擇限制信號、以及所述第二比較信號的邏輯狀態(tài)而被確定。
7.如權(quán)利要求6所述的延遲鎖定環(huán)，其中所述相位混合器包括第一相位選擇器，用于基于該第一及該第二選擇信號和該第一及該第二選擇限制信號校正該第一內(nèi)部時鐘信號的相位；以及第二相位選擇器，用于基于該第一及該第二選擇信號和該第一及該第二選擇限制信號校正該第二內(nèi)部時鐘信號的相位。
8.如權(quán)利要求7所述的延遲鎖定環(huán)，其中所述第一相位選擇器包括多個單元相位混合器，每個該單元相位混合器接收所述第一及所述第二選擇信號或所述第一及所述第二選擇限制信號。
9.如權(quán)利要求8所述的延遲鎖定環(huán)，其中，所述多個單元相位混合器的每個包括第一PMOS晶體管，其源極與柵極分別連接于一電源電壓和所述第一及所述第二內(nèi)部時鐘信號其中之一；第二PMOS晶體管，其源極與柵極分別連接于所述第一PMOS晶體管的漏極和所述第一及第二選擇信號和所述第一及所述第二選擇限制信號其中之一；第一NMOS晶體管，其源極與柵極分別連接于一接地電壓以及所述第一及所述第二內(nèi)部時鐘信號其中之一；以及第二NMOS晶體管，其源極與柵極分別連接于該第二PMOS晶體管的漏極以及該第一及第二選擇信號和該第一及該第二選擇限制信號其中之一。
10.一種能夠校正時鐘信號的占空比的延遲鎖定環(huán)，包括時鐘緩沖器，其接收一外部時鐘信號以輸出一上升沿時鐘信號；延遲裝置，用于基于一第一比較信號延遲該上升沿時鐘信號，以產(chǎn)生一第一內(nèi)部時鐘信號、一第二內(nèi)部時鐘信號、一第一延遲鎖定信號、以及一第二延遲鎖定信號；工作校正裝置，用于接收該第一及該第二內(nèi)部時鐘信號和該第一及該第二延遲鎖定信號，并通過校正該外部時鐘信號的占空度而產(chǎn)生一延遲鎖定時鐘信號；以及時鐘反饋單元，用于接收該延遲鎖定時鐘信號及該上升沿時鐘信號，以產(chǎn)生該第一比較信號。
11.如權(quán)利要求10所述的延遲鎖定環(huán)，其中所述時鐘反饋單元包括延遲模組單元，其將所述延遲鎖定時鐘信號延遲一預(yù)定延遲時間，以產(chǎn)生一反饋的時鐘信號；以及第一相位檢測器，其接收所述上升沿時鐘信號及所述反饋時鐘信號，以通過比較所述外部時鐘信號及該反饋時鐘信號的相位產(chǎn)生所述第一比較信號。
12.如權(quán)利要求11所述的延遲鎖定環(huán)，其中所述延遲裝置包括延遲線控制器，其接收所述第一比較信號和所述第一及該第二延遲鎖定信號，以產(chǎn)生一第一延遲線控制信號及一第二延遲線控制信號；第一延遲線，其基于該第一延遲線控制信號延遲該上升沿時鐘信號，以產(chǎn)生該第一內(nèi)部時鐘信號；第二延遲線，其基于該第二延遲線控制信號延遲該上升沿時鐘信號，并將被延遲的該上升沿時鐘信號反相，以產(chǎn)生該第二內(nèi)部時鐘信號；以及鎖定檢測器，其接收該第一比較信號，并基于該第一比較信號確定該第一及該第二延遲線是否被延遲鎖定，以產(chǎn)生該第一及該第二延遲鎖定信號。
13.如權(quán)利要求12所述的延遲鎖定環(huán)，其中所述工作校正裝置包括第二相位檢測器，其接收所述第一及所述第二內(nèi)部時鐘信號的反相信號，并確定被接收的信號中哪個的下降沿領(lǐng)先另一個，以產(chǎn)生一第二比較信號；加權(quán)控制器，其接收該第二比較信號和該第一及該第二延遲鎖定信號，以產(chǎn)生一加權(quán)值；以及相位混合器，其接收該第一及該第二內(nèi)部時鐘信號，并通過混合相位將該加權(quán)值應(yīng)用至該第二內(nèi)部時鐘信號和將一第二加權(quán)值應(yīng)用至該第一內(nèi)部時鐘信號，以產(chǎn)生該延遲鎖定時鐘信號，其中該第二加權(quán)值為1減去該加權(quán)值的一值。
14.如權(quán)利要求13所述的延遲鎖定環(huán)，其中該加權(quán)值包括第一選擇信號、第二選擇信號、第一選擇限制信號、以及第二選擇限制信號。
15.如權(quán)利要求14所述的延遲鎖定環(huán)，其中所述加權(quán)值基于所述第一選擇信號、所述第二選擇信號、所述第一選擇限制信號、所述第二選擇限制信號、以及所述第二比較信號的邏輯狀態(tài)而被確定。
16.如權(quán)利要求15所述的延遲鎖定環(huán)，其中所述相位混合器包括第一相位選擇器，其基于所述第一及所述第二選擇信號和所述第一及所述第二選擇限制信號校正所述第一內(nèi)部時鐘信號的相位；以及第二相位選擇器，其基于所述第一及所述第二選擇信號和所述第一及所述第二選擇限制信號校正所述第二內(nèi)部時鐘信號的相位。
17.如權(quán)利要求16所述的延遲鎖定環(huán)，其中所述第一相位選擇器包括多個單元相位混合器，每個該單元相位混合器接收所述第一及所述第二選擇信號或所述第一及所述第二選擇限制信號。
18.如權(quán)利要求17所述的延遲鎖定環(huán)，其中所述多個單元相位混合器的每一個包括第一PMOS晶體管，其源極與柵極分別連接于一電源電壓以及所述第一及所述第二內(nèi)部時鐘信號之一；第二PMOS晶體管，其源極與柵極分別連接于所述第一PMOS晶體管的漏極以及所述第一及所述第二選擇信號和所述第一及所述第二選擇限制信號其中之一；第一NMOS晶體管，其源極與柵極分別連接于一接地電壓以及所述第一及所述第二內(nèi)部時鐘信號其中之一；以及第二NMOS晶體管，其源極與柵極分別連接于所述第二PMOS晶體管的漏極以及所述第一及所述第二選擇信號和所述第一及所述第二選擇限制信號其中之一。
19.一種能夠校正時鐘信號的占空比的延遲鎖定環(huán)，包括第一時鐘緩沖器，其接收一外部時鐘信號以輸出一第一上升沿時鐘信號；第二時鐘緩沖器，其接收該外部時鐘信號以輸出一第二上升沿時鐘信號；延遲裝置，用于基于一第一比較信號延遲該上升沿時鐘信號，以產(chǎn)生第一內(nèi)部時鐘信號、第二內(nèi)部時鐘信號、第一延遲鎖定信號、以及第二延遲鎖定信號；工作校正裝置，用于接收所述第一及所述第二內(nèi)部時鐘信號和所述第一及所述第二延遲鎖定信號，并通過校正所述外部時鐘信號的占空度而產(chǎn)生一延遲鎖定時鐘信號；以及時鐘反饋單元，其接收所述延遲鎖定時鐘信號及所述外部時鐘信號，以產(chǎn)生所述第一比較信號。
20.如權(quán)利要求19所述的延遲鎖定環(huán)，其中所述第二上升沿時鐘信號為所述第一上升沿時鐘信號的反相信號。
21.如權(quán)利要求20所述的延遲鎖定環(huán)，其中所述時鐘反饋單元包括延遲模組單元，其將所述延遲鎖定時鐘信號延遲一預(yù)定延遲時間，以產(chǎn)生一反饋時鐘信號；以及第一相位檢測器，其接收所述外部時鐘信號及所述反饋時鐘信號，以通過比較該外部時鐘信號及該反饋時鐘信號的相位產(chǎn)生所述第一比較信號。
22.如權(quán)利要求21所述的延遲鎖定環(huán)，其中所述延遲裝置包括延遲線控制器，其接收所述第一比較信號和所述第一及所述第二延遲鎖定信號，以產(chǎn)生一第一延遲線控制信號及一第二延遲線控制信號；第一延遲線，其基于該第一延遲線控制信號延遲所述上升沿時鐘信號，以產(chǎn)生所述第一內(nèi)部時鐘信號；第二延遲線，其基于該第二延遲線控制信號延遲所述上升沿時鐘信號，以產(chǎn)生所述第二內(nèi)部時鐘信號；以及鎖定檢測器，其接收所述第一比較信號，并基于該第一比較信號確定所述第一及所述第二延遲線是否被延遲鎖定，以產(chǎn)生所述第一及所述第二延遲鎖定信號。
23.如權(quán)利要求22所述的延遲鎖定環(huán)，其中所述工作校正裝置包括第二相位檢測器，其接收所述第一及所述第二內(nèi)部時鐘信號的反相信號，并確定被接收的信號中哪個的下降沿領(lǐng)先另一個，以產(chǎn)生一第二比較信號；加權(quán)控制器，其接收所述第二比較信號和所述第一及所述第二延遲鎖定信號，以產(chǎn)生一加權(quán)值；以及相位混合器，其接收所述第一及所述第二內(nèi)部時鐘信號，并通過混合將該加權(quán)值應(yīng)用至所述第二內(nèi)部時鐘信號的相位和將一第二加權(quán)值應(yīng)用至所述第一內(nèi)部時鐘信號的相位，以產(chǎn)生所述延遲鎖定時鐘信號，其中所述第二加權(quán)值為從1中減去該加權(quán)值的一值。
24.如權(quán)利要求23所述的延遲鎖定環(huán)，其中所述加權(quán)值包括第一選擇信號、第二選擇信號、第一選擇限制信號、以及第二選擇限制信號。
25.如權(quán)利要求24所述的延遲鎖定環(huán)，其中所述加權(quán)值基于所述第一選擇信號、所述第二選擇信號、所述第一選擇限制信號、所述第二選擇限制信號、以及所述第二比較信號的邏輯狀態(tài)而被確定。
26.如權(quán)利要求25所述的延遲鎖定環(huán)，其中所述相位混合器包括第一相位選擇器，用于基于所述第一及所述第二選擇信號和所述第一及所述第二選擇限制信號校正所述第一內(nèi)部時鐘信號的相位；以及第二相位選擇器，用于基于所述第一及所述第二選擇信號和所述第一及所述第二選擇限制信號校正所述第二內(nèi)部時鐘信號的相位。
27.如權(quán)利要求26所述的延遲鎖定環(huán)，其中所述第一相位選擇器包括多個單元相位混合器，每個該單元相位混合器接收所述第一及所述第二選擇信號或所述第一及所述第二選擇限制信號。
28.如權(quán)利要求27所述的延遲鎖定環(huán)，其中所述多個單元相位混合器的每一個包括第一PMOS晶體管，其源極與柵極分別連接于一電源電壓以及所述第一及所述第二內(nèi)部時鐘信號其中之一；第二PMOS晶體管，其源極與柵極分別連接于所述第一PMOS晶體管的漏極以及所述第一及所述第二選擇信號和所述第一及所述第二選擇限制信號其中之一；第一NMOS晶體管，其源極與柵極分別連接于一接地電壓以及所述第一及所述第二內(nèi)部時鐘信號其中之一；以及第二NMOS晶體管，其源極與柵極分別連接于所述第二PMOS晶體管的漏極和所述第一及所述第二選擇信號以及所述第一及所述第二選擇限制信號其中之一。
全文摘要
一種能夠校正時鐘信號的占空比的延遲鎖定環(huán)(DLL)，包括一時鐘緩沖器，其接收一外部時鐘信號以輸出一上升沿時鐘信號；一延遲單元，用于基于一第一比較信號延遲該上升沿時鐘信號，以產(chǎn)生一第一內(nèi)部時鐘信號、一第二內(nèi)部時鐘信號、一第一延遲鎖定信號、以及一第二延遲鎖定信號；一工作校正單元，用于接收該第一及該第二內(nèi)部時鐘信號和該第一及該第二延遲鎖定信號，并通過校正該外部時鐘信號的占空度而產(chǎn)生一延遲鎖定時鐘信號；以及一時鐘反饋單元，用于接收該延遲鎖定時鐘信號及該外部時鐘信號，以產(chǎn)生該第一比較信號。
文檔編號H03L7/087GK1612266SQ20041008661
公開日2005年5月4日 申請日期2004年10月29日 優(yōu)先權(quán)日2003年10月29日
發(fā)明者郭鐘太 申請人:海力士半導(dǎo)體有限公司