專利名稱：可編程異步觸發(fā)延時器及其使用方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可編程異步觸發(fā)延時器，尤其是一種由觸發(fā)器組成的可編程異步觸發(fā)延時器。本發(fā)明還涉及一種可編程異步觸發(fā)延時器的使用方法。
背景技術(shù)：
在現(xiàn)有的電子測量和集成電路設(shè)計技術(shù)中，延時電路一般采用電阻電容延時或同步觸發(fā)鎖存觸發(fā)器或異步觸發(fā)的方式實現(xiàn)。
采用電阻電容延時，不僅延時精度難以控制，而且需要占用很大的版圖面積，特別在需要大延時的地方(如秒級延時)。
不管采用同步觸發(fā)鎖存觸發(fā)器還是一般異步觸發(fā)的方式，除了振蕩器和觸發(fā)器之外，都需要一些額外的門邏輯控制電路，如圖1所示。同步觸發(fā)由于觸發(fā)線路上存在寄生的電阻電容，因此在需要大延時觸發(fā)器比較多的情況下，難以精確同步觸發(fā)各個觸發(fā)器。一般異步觸發(fā)由于各個觸發(fā)器輸出的脈沖沿存在時間上的差異，在最后延時輸出的信號上消除毛刺又成為一個難題。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種可編程異步觸發(fā)延時器及其使用方法，利用若干觸發(fā)器串接方式，簡化了電路結(jié)構(gòu)，解決了一般異步觸發(fā)中需要額外門控制電路的問題，有利于集成電路集成化的提高。
為解決上述技術(shù)問題，本發(fā)明可編程異步觸發(fā)延時器的技術(shù)方案是，包括n個T′觸發(fā)器，所述n個T′觸發(fā)器依次逐個連接，前一個T′觸發(fā)器的輸出端與后一個T′觸發(fā)器的CLK端相連接，第1個的T′觸發(fā)器的CLK端接外部時鐘脈沖，所述這些T′觸發(fā)器的SET端和RST端為計數(shù)值輸入端，從第1個T′觸發(fā)器到第n個T′觸發(fā)器分別對應(yīng)輸入二進制數(shù)據(jù)的最低位到最高位，本發(fā)明還包括第n+1個T′觸發(fā)器，該T′觸發(fā)器的CLK端接到第n個T′觸發(fā)器的輸出端，該T′觸發(fā)器的輸出端為延時信號輸出端，所述T′觸發(fā)器的個數(shù)n大于或等于延時時間除以外部時鐘脈沖周期所得到的二進制計數(shù)值的位數(shù)。
上述電路的使用方法是，首先用延時時間除以外部時鐘脈沖周期得到計數(shù)值，將計數(shù)值轉(zhuǎn)換為二進制數(shù)，根據(jù)該二進制數(shù)分別將相應(yīng)位的觸發(fā)器置1或清0。然后使所有觸發(fā)器的SET端和RST端全部無效，這時延時時間開始。在延時時間開始前還必須將最后一個觸發(fā)器A清0。
本發(fā)明為異步觸發(fā)方式，不存在同步觸發(fā)所需的精確同步觸發(fā)問題；用最后的觸發(fā)器輸出作為延時輸出信號，簡化了電路結(jié)構(gòu)，解決了一般異步觸發(fā)中需要額外門控制電路的問題，有利于集成電路集成化的提高；由于不需要額外的門邏輯控制電路，因此最后延時輸出的信號上消除了毛刺現(xiàn)象；并可方便的改變或控制延時時間，改變延時時間只要相應(yīng)的把有關(guān)觸發(fā)器的初始態(tài)改變即可；特別適用于大延時的情況，例如數(shù)秒延時。


下面結(jié)合附圖和實施例對本發(fā)明作進一步描述圖1為現(xiàn)有的觸發(fā)延時器的電路圖；圖2為本發(fā)明可編程異步觸發(fā)延時器使用T′觸發(fā)器的實施例電路圖；圖3為本發(fā)明可編程異步觸發(fā)延時器使用T觸發(fā)器的實施例電路圖；圖4、圖5、圖6、圖7本發(fā)明可編程異步觸發(fā)延時器使用D觸發(fā)器的四種
具體實施例方式
本發(fā)明可編程異步觸發(fā)延時器的電路結(jié)構(gòu)如圖2所示，包括n個T′觸發(fā)器，所述n個T′觸發(fā)器依次逐個連接，前一個T′觸發(fā)器的輸出端與后一個T′觸發(fā)器的CLK端相連接，第1個的T′觸發(fā)器的CLK端接外部時鐘脈沖，所述這些T′觸發(fā)器的SET端和RST端為計數(shù)值輸入端，從第1個T′觸發(fā)器到第n個T′觸發(fā)器分別對應(yīng)輸入二進制數(shù)據(jù)的最低位到最高位，本發(fā)明還包括第n+1個T′觸發(fā)器，該T′觸發(fā)器的CLK端接到第n個T′觸發(fā)器的輸出端，該T′觸發(fā)器的輸出端為延時信號輸出端，所述T′觸發(fā)器的個數(shù)n大于或等于延時時間除以外部時鐘脈沖周期所得到的二進制計數(shù)值的位數(shù)。
本發(fā)明中的T′觸發(fā)器可以由T觸發(fā)器構(gòu)成，如圖2和圖3所示，T觸發(fā)器輸入為高電平有效，T觸發(fā)器的T輸入端恒有效，即恒為高電平“1”，T觸發(fā)器的CLK端就是T′觸發(fā)器的CLK端，T觸發(fā)器的輸出端就是T′觸發(fā)器的輸出端。
本發(fā)明中的T′觸發(fā)器還可以由D觸發(fā)器構(gòu)成，如圖2和圖4、圖5、圖6、圖7所示，D觸發(fā)器的D輸入端接到其自身的反向輸出端，D觸發(fā)器的CLK端就是T′觸發(fā)器的CLK端，T′觸發(fā)器的輸出端可以是D觸發(fā)器的正向輸出端，也可以是D觸發(fā)器的反向輸出端。
圖4中，所有T′觸發(fā)器的輸出端都是D觸發(fā)器的正向輸出端。
圖5中，前n個T′觸發(fā)器的輸出端是D觸發(fā)器的正向輸出端，而第n+1個T′觸發(fā)器的輸出端是D觸發(fā)器的反向輸出端。
圖6中，前n個T′觸發(fā)器的輸出端是D觸發(fā)器的反向輸出端，而第n+1個T′觸發(fā)器的輸出端是D觸發(fā)器的正向輸出端。
圖7中，所有T′觸發(fā)器的輸出端都是D觸發(fā)器的反向輸出端。
本發(fā)明中的T′觸發(fā)器也可以由JK觸發(fā)器構(gòu)成，如圖2和圖8、圖9、圖10、圖11所示，JK觸發(fā)器為輸入為高電平有效，JK觸發(fā)器的J輸入端與K輸入端都恒有效，即J輸入端與K輸入端都接高電平“1”，JK觸發(fā)器的CLK端就是T′觸發(fā)器的CLK端，T′觸發(fā)器的輸出端可以是JK觸發(fā)器的正向輸出端，也可以是JK觸發(fā)器的反向輸出端。
圖8中，所有T′觸發(fā)器的輸出端都是JK觸發(fā)器的正向輸出端。
圖9中，前n個T′觸發(fā)器的輸出端是JK觸發(fā)器的正向輸出端，而第n+1個T′觸發(fā)器的輸出端是JK觸發(fā)器的反向輸出端。
圖10中，前n個T′觸發(fā)器的輸出端是JK觸發(fā)器的反向輸出端，而第n+1個T′觸發(fā)器的輸出端是JK觸發(fā)器的正向輸出端。
圖11中，所有T′觸發(fā)器的輸出端都是JK觸發(fā)器的反向輸出端。
該電路的使用方法是，用延時時間除以外部時鐘脈沖周期得到計數(shù)值，將計數(shù)值轉(zhuǎn)換為二進制數(shù)，根據(jù)該二進制數(shù)分別將相應(yīng)位的觸發(fā)器置1或清0。然后使所有觸發(fā)器的SET端和RST端全部無效，這時延時時間開始。在延時時間開始前還必須將最后一個觸發(fā)器A清0。此外，觸發(fā)器的個數(shù)n還要和延時時間相對應(yīng)，即n大于或等于二進制計數(shù)值的位數(shù)。
假設(shè)振蕩器周期為40us，需要延時為1s，所有觸發(fā)器的SET端和RST端都是高電平有效，電路按照圖2方式連接，則計算得需要的計數(shù)值為25000，相應(yīng)二進制為110000110101000。將觸發(fā)器A清0；將第1、2、3、5、7、10、11、12和13個D觸發(fā)器狀態(tài)清0；將第4、6、8、9、14和15個觸發(fā)器的狀態(tài)置1。觸發(fā)器清0的方法是將SET端清0并將RST端置1；觸發(fā)器置1的方法是將RST端清0并將SET端置1。然后使所有觸發(fā)器的SET端和RST端全部無效，具體方法是將觸發(fā)器的SET端和RST端都清0；當(dāng)觸發(fā)器A的輸出Q從0變成1時，則為1s延時。
權(quán)利要求
1.可編程異步觸發(fā)延時器，包括n個T′觸發(fā)器，所述n個T′觸發(fā)器依次逐個連接，前一個T′觸發(fā)器的輸出端與后一個T′觸發(fā)器的CLK端相連接，第1個的T′觸發(fā)器的CLK端接外部時鐘脈沖，所述這些T′觸發(fā)器的SET端和RST端為計數(shù)值輸入端，從第1個T′觸發(fā)器到第n個T′觸發(fā)器分別對應(yīng)輸入二進制數(shù)據(jù)的最低位到最高位，其特征在于，還包括第n+1個T′觸發(fā)器，該T′觸發(fā)器的CLK端接到第n個T′觸發(fā)器的輸出端，該T′觸發(fā)器的輸出端為延時信號輸出端，所述T′觸發(fā)器的個數(shù)n大于或等于延時時間除以外部時鐘脈沖周期所得到的二進制計數(shù)值的位數(shù)。
2.根據(jù)權(quán)利要求1所述的可編程異步觸發(fā)延時器，其特征在于，所述T′觸發(fā)器由T觸發(fā)器構(gòu)成，所述T觸發(fā)器的T輸入端恒有效，T觸發(fā)器的CLK端就是T′觸發(fā)器的CLK端，T觸發(fā)器的輸出端就是T′觸發(fā)器的輸出端。
3.根據(jù)權(quán)利要求1所述的可編程異步觸發(fā)延時器，其特征在于，所述T′觸發(fā)器由D觸發(fā)器構(gòu)成，所述D觸發(fā)器的D輸入端接到其自身的反向輸出端，D觸發(fā)器的CLK端就是T′觸發(fā)器的CLK端，T′觸發(fā)器的輸出端可以是D觸發(fā)器的正向輸出端，也可以是D觸發(fā)器的反向輸出端。
4.根據(jù)權(quán)利要求1所述的可編程異步觸發(fā)延時器，其特征在于，所述T′觸發(fā)器由JK觸發(fā)器構(gòu)成，所述JK觸發(fā)器的J輸入端與K輸入端都恒有效，JK觸發(fā)器的CLK端就是T′觸發(fā)器的CLK端，T′觸發(fā)器的輸出端可以是JK觸發(fā)器的正向輸出端，也可以是JK觸發(fā)器的反向輸出端。
5.可編程異步觸發(fā)延時器的使用方法，其特征在于，首先用延時時間除以外部時鐘脈沖周期得到計數(shù)值，將計數(shù)值轉(zhuǎn)換為二進制數(shù)，根據(jù)該二進制數(shù)分別將相應(yīng)位的觸發(fā)器置1或清0。然后使所有觸發(fā)器的SET端和RST端全部無效，這時延時時間開始。在延時時間開始前還必須將最后一個觸發(fā)器A清0。
全文摘要
本發(fā)明公開了一種可編程異步觸發(fā)延時器及其使用方法，觸發(fā)延時器包括若干個T′觸發(fā)器，這些T′觸發(fā)器依次逐個連接，前一個T′觸發(fā)器的輸出端與后一個T′觸發(fā)器的CLK端相連接，第1個的T′觸發(fā)器的CLK端接外部時鐘脈沖，最后一個T′觸發(fā)器，的輸出端為延時信號輸出端。其使用方法是按照延時時間對每個觸發(fā)器的RST端和SET端進行設(shè)置，然后將上述兩個輸入端無效，并輸入固定時鐘脈沖。本發(fā)明用最后的觸發(fā)器輸出作為延時輸出信號，簡化了電路結(jié)構(gòu)，解決了一般異步觸發(fā)中需要額外門控制電路的問題，并可方便的改變或控制延時時間，特別適用于大延時的情況。
文檔編號H03K5/13GK1797948SQ20041009355
公開日2006年7月5日 申請日期2004年12月24日 優(yōu)先權(quán)日2004年12月24日
發(fā)明者吳鑌 申請人:科圓半導(dǎo)體(上海)有限公司