專利名稱：一種可編程步進(jìn)延時(shí)時(shí)基和采樣系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及電氣設(shè)備技術(shù)領(lǐng)域，尤其涉及一種可編程步進(jìn)延時(shí)時(shí)基和采 樣系統(tǒng)，主要應(yīng)用于對(duì)高速周期信號(hào)等效采樣的設(shè)備中，如時(shí)域反射計(jì)(Time Domain Reflectometer, TDR)、數(shù)字采樣示波器、探地雷達(dá)、電纜故障測(cè)試儀等。
技術(shù)背景隨著數(shù)字化技術(shù)的發(fā)展，對(duì)數(shù)據(jù)采集技術(shù)的要求越來(lái)越高，被處理的模擬信號(hào)也 在向高頻、寬帶方面發(fā)展，但由于受現(xiàn)有元器件的性能和成本的限制，普通的A/D轉(zhuǎn)換器很 難對(duì)高頻信號(hào)實(shí)行實(shí)時(shí)采集，而取而代之的是等效采樣技術(shù)。在測(cè)量?jī)x器中，常用的等效采 樣的方法主要有兩種順序等效采樣和隨機(jī)等效采樣。順序等效采樣根據(jù)被測(cè)信號(hào)周期性重復(fù)的特點(diǎn)，在被測(cè)信號(hào)不同相位時(shí)刻高速開 啟取樣頭取樣，獲取被測(cè)信號(hào)不同相位的幅度值，再根據(jù)相位將幅度連續(xù)排列，從而真實(shí) 地重構(gòu)出原始信號(hào)。具體做法是在每個(gè)重復(fù)的觸發(fā)事件之后延遲一段很短的時(shí)間(記為 At)，產(chǎn)生高速選通脈沖信號(hào)，打開取樣頭獲取采樣值。同時(shí)任何定時(shí)抖動(dòng)或觸發(fā)點(diǎn)的變化 都將導(dǎo)致采樣點(diǎn)的相位誤差，相位誤差的存在使得在重組信號(hào)時(shí)導(dǎo)致重建波形失真。因此 如何在觸發(fā)事件之后與之準(zhǔn)確同步，并精確的按照預(yù)定的延遲時(shí)間At產(chǎn)生高速選通脈沖 信號(hào)，控制取樣頭開啟是順序等效采樣的關(guān)鍵技術(shù)。這就是順序等效采樣系統(tǒng)中的精密步 進(jìn)延時(shí)時(shí)基電路。在很多情況下，被采樣的信號(hào)周期較長(zhǎng)、占空比小，而所關(guān)注的脈沖信號(hào)持續(xù)時(shí)間 很短，一些典型的例子如時(shí)域反射計(jì)、脈沖體制雷達(dá)、激光測(cè)距雷達(dá)等，其脈沖信號(hào)持續(xù)時(shí) 間小于100納秒，而重復(fù)周期長(zhǎng)達(dá)數(shù)十毫秒。所以精密步進(jìn)延時(shí)時(shí)基電路還要有足夠長(zhǎng)的 時(shí)間采集范圍，可以對(duì)長(zhǎng)周期短占空比的信號(hào)進(jìn)行精確定時(shí)采樣。取樣頭觸發(fā)信號(hào)和脈沖源的觸發(fā)信號(hào)是同步的，因此一般是同時(shí)產(chǎn)生的，為了采 集到脈沖源階躍前的信號(hào)，取樣頭觸發(fā)信號(hào)必須超前于脈沖源的觸發(fā)信號(hào)。傳統(tǒng)方法是在 脈沖源觸發(fā)信號(hào)前增加額外的延遲電路以及電平轉(zhuǎn)換電路，但是這種方法會(huì)產(chǎn)生額外的抖 動(dòng)誤差，而抖動(dòng)會(huì)直接影響等效采樣的水平時(shí)基的穩(wěn)定性，所以需要提供一種降低抖動(dòng)的 信號(hào)延遲方法。傳統(tǒng)的步進(jìn)延時(shí)電路有斜波比較方式和DDS (Direct DigitalSynthesizer，直接 數(shù)字式頻率合成器)方式以及可編程延遲芯片方式等。斜波比較法是將一個(gè)快斜波信號(hào)與一個(gè)階梯波信號(hào)通過(guò)比較器來(lái)得到步進(jìn)脈沖， 該方式實(shí)質(zhì)是將電壓差轉(zhuǎn)換為時(shí)間差?？梢酝ㄟ^(guò)改變斜波斜率或階梯波階梯電壓調(diào)節(jié)步進(jìn) 時(shí)間值A(chǔ)t，前者調(diào)節(jié)快斜波充電電容容量改變，后者通過(guò)調(diào)整放大器增益來(lái)改變。無(wú)論哪 種途徑要精確、快速調(diào)整At，都很困難。用全模擬電路構(gòu)成步進(jìn)延時(shí)脈沖電路結(jié)構(gòu)復(fù)雜，調(diào) 試非常麻煩，且容易受到噪聲、溫度等影響。DDS技術(shù)是一種把一系列數(shù)字形式信號(hào)通過(guò) DAC轉(zhuǎn)換成模擬形式信號(hào)的合成技術(shù)。目前使用最廣泛的一種DDS方式是利用高速存儲(chǔ)器 做查詢表，然后通過(guò)高速DAC產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波。但是DDS的一個(gè)明顯的缺點(diǎn)是相位噪聲大、頻譜雜散分量較高，步進(jìn)延時(shí)電路輸出用于打開高速取樣頭，DDS的缺 點(diǎn)容易造成較大取樣誤差。有些等效采樣電路也采用了單片或者多片可編程延遲芯片的方式，但是沒(méi)有將粗 延遲和細(xì)延遲結(jié)合起來(lái)，因此信號(hào)采集范圍有限；也沒(méi)考慮到與重復(fù)的觸發(fā)脈沖信號(hào)準(zhǔn)確 同步；為了讓取樣頭觸發(fā)信號(hào)超前于脈沖源的觸發(fā)信號(hào)，需要增加額外的延遲電路，效果不 好
實(shí)用新型內(nèi)容
本實(shí)用新型的目的就是針對(duì)現(xiàn)有技術(shù)存在的不足而提供一種結(jié)合粗延遲和細(xì)延 遲產(chǎn)生可編程無(wú)間斷的精確延時(shí)采樣信號(hào)、可以對(duì)長(zhǎng)周期短占空比的信號(hào)進(jìn)行精確定時(shí)采 樣的可編程步進(jìn)延時(shí)時(shí)基和采樣系統(tǒng)。為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用的技術(shù)方案是一種可編程步進(jìn)延時(shí)時(shí)基和采樣系統(tǒng)，它包括有時(shí)鐘模塊、CPU/FPGA控制模塊 (Field-Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)、粗延遲模塊、細(xì)延遲模塊；CPU/FPGA控制模塊的輸出端分別信號(hào)連接時(shí)鐘模塊、粗延遲模塊、細(xì)延遲模塊的 輸入端；時(shí)鐘模塊的輸出端分別信號(hào)連接粗延遲模塊、細(xì)延遲模塊、脈沖源，在預(yù)定觸發(fā) 頻率和預(yù)定觸發(fā)時(shí)刻產(chǎn)生采樣時(shí)基信號(hào)；所述粗延遲模塊包括一個(gè)收到觸發(fā)信號(hào)之后對(duì)所述的時(shí)鐘模塊進(jìn)行計(jì)數(shù)的可編 程計(jì)數(shù)器。粗延遲模塊的輸出端信號(hào)連接細(xì)延遲模塊的輸入端，當(dāng)可編程步進(jìn)延時(shí)時(shí)基收 到采樣觸發(fā)信號(hào)之后，在預(yù)先設(shè)定的第N個(gè)時(shí)鐘周期產(chǎn)生粗延遲結(jié)束信號(hào)，產(chǎn)生收到觸發(fā) 信號(hào)之后第1個(gè)到第N個(gè)時(shí)鐘周期間的粗延遲時(shí)間；細(xì)延遲模塊的輸出端連接取樣頭，利用內(nèi)插原理，在產(chǎn)生粗延遲結(jié)束信號(hào)之后啟 動(dòng)細(xì)延遲模塊，以更小的步進(jìn)分辨率，產(chǎn)生小于1個(gè)時(shí)鐘周期的細(xì)延遲時(shí)間；時(shí)鐘模塊產(chǎn)生三路同步采樣觸發(fā)信號(hào)，第一路送給CPU/FPGA控制模塊形成AD采 樣控制信號(hào)，第二路送往脈沖源形成脈沖源觸發(fā)信號(hào)，第三路送往粗延遲模塊和細(xì)延遲模 塊，作為可編程延遲的使能信號(hào)，經(jīng)過(guò)預(yù)定時(shí)間延遲之后送往取樣頭，形成精確可編程步進(jìn) 延時(shí)選通的取樣頭觸發(fā)信號(hào)。所述CPU/FPGA控制模塊包括有CPU和FPGA控制邏輯電路，CPU通過(guò)預(yù)置信號(hào)將 可編程時(shí)間數(shù)據(jù)寫入FPGA，F(xiàn)PGA將該數(shù)據(jù)拆分成粗延遲預(yù)置值N和細(xì)延遲預(yù)置值M,分別 寫入粗延遲模塊和細(xì)延遲模塊。所述時(shí)鐘模塊采用高速射極耦合邏輯芯片來(lái)搭建時(shí)鐘電路。所述時(shí)鐘模塊包括有依次順序信號(hào)連接的時(shí)鐘源、電平轉(zhuǎn)換模塊、時(shí)鐘分配模塊 一、計(jì)數(shù)器、二分頻器、時(shí)鐘分配模塊二，時(shí)鐘模塊還包括有兩個(gè)D觸發(fā)器，兩個(gè)D觸發(fā)器均 與兩個(gè)時(shí)鐘分配模塊一、二信號(hào)連接。所述細(xì)延遲模塊由5片基于延時(shí)開關(guān)陣列方式的高速可編程延時(shí)芯片級(jí)聯(lián)而成。所述高速可編程延時(shí)芯片采用型號(hào)為MC100EP195的芯片。本實(shí)用新型有益效果在于本實(shí)用新型包括有時(shí)鐘模塊、CPU/FPGA控制模塊、粗延遲和細(xì)延遲模塊，時(shí)鐘模塊
4產(chǎn)生三路同步采樣觸發(fā)信號(hào)，第一路送給CPU/FPGA控制模塊形成AD采樣控制信號(hào)，第二路 送往脈沖源形成脈沖源觸發(fā)信號(hào)，第三路送往粗延遲模塊和細(xì)延遲模塊，作為可編程延遲 的使能信號(hào)，經(jīng)過(guò)預(yù)定時(shí)間延遲之后送往取樣頭，形成精確可編程步進(jìn)延時(shí)選通的取樣頭 觸發(fā)信號(hào)，本實(shí)用新型的系統(tǒng)具有以下優(yōu)點(diǎn)1、能夠進(jìn)行與重復(fù)的觸發(fā)脈沖信號(hào)準(zhǔn)確同步；2、利用自身電路結(jié)構(gòu)特點(diǎn)，不借助外部延遲電路，就能讓取樣頭觸發(fā)信號(hào)超前于 脈沖源的觸發(fā)信號(hào)，可以降低抖動(dòng)、減少額外的誤差；3、能夠在預(yù)定觸發(fā)頻率和預(yù)定觸發(fā)時(shí)刻，產(chǎn)生采樣時(shí)基信號(hào)，其中觸發(fā)頻率和觸 發(fā)時(shí)刻都是可編程的，粗延遲和細(xì)延遲時(shí)間都是可編程的；4、粗延遲對(duì)50ns時(shí)鐘計(jì)數(shù)，能夠產(chǎn)生任意50ns倍數(shù)的時(shí)間延遲；細(xì)延遲采用內(nèi)插 原理，能夠在50ns內(nèi)產(chǎn)生任意IOps倍數(shù)的時(shí)間延遲；5、可以對(duì)長(zhǎng)周期短占空比的信號(hào)進(jìn)行精確定時(shí)采樣，具有延時(shí)精確、延時(shí)范圍 長(zhǎng)、實(shí)施簡(jiǎn)單、調(diào)試方便、不易受到噪聲、溫度等影響等優(yōu)點(diǎn)。

圖1是本實(shí)用新型的電路方框圖；圖2是本實(shí)用新型的電路原理圖；圖3是本實(shí)用新型細(xì)延遲模塊的電路原理圖；圖4a是本實(shí)用新型延時(shí)小于50ns的時(shí)序圖；圖4b是本實(shí)用新型延時(shí)大于50ns的時(shí)序圖。
具體實(shí)施方式
以下結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步的說(shuō)明，見圖1所示，本實(shí)用新型包括有 CPU/FPGA控制模塊101、時(shí)鐘模塊100、粗延遲模塊102、細(xì)延遲模塊103，CPU/FPGA控制模 塊101的信號(hào)輸出端分別通過(guò)信號(hào)線連接時(shí)鐘模塊100、粗延遲模塊102、細(xì)延遲模塊103 的信號(hào)輸入端，時(shí)鐘模塊100的信號(hào)輸出端分別通過(guò)信號(hào)線連接粗延遲模塊102、細(xì)延遲模 塊103、脈沖源，粗延遲模塊102的信號(hào)輸出端通過(guò)信號(hào)線連接細(xì)延遲模塊103，細(xì)延遲模塊 103的信號(hào)輸出端連接取樣頭，CPU/FPGA控制模塊101的數(shù)據(jù)輸出端分別通過(guò)數(shù)據(jù)線連接 粗延遲模塊102、細(xì)延遲模塊103的數(shù)據(jù)輸入端。本實(shí)用新型的邏輯控制模塊CPU/FPGA控制模塊101由可編程邏輯門陣列FPGA產(chǎn) 生，時(shí)鐘模塊100接受CPU/FPGA控制模塊101發(fā)送的時(shí)鐘觸發(fā)信號(hào)(Triger)，產(chǎn)生本實(shí)用 新型所需的時(shí)鐘信號(hào)和脈沖源觸發(fā)信號(hào)(PluseTrig)、細(xì)延遲模塊103的細(xì)延遲觸發(fā)信號(hào) (DelayTrig)。粗延遲模塊102實(shí)質(zhì)上是由CPU/FPGA控制模塊101內(nèi)置的減法計(jì)數(shù)器產(chǎn)生， 在CPU/FPGA控制模塊101的控制下，通過(guò)預(yù)置延時(shí)數(shù)據(jù)(DelayData)進(jìn)行定時(shí)延時(shí)，延時(shí) 結(jié)束后產(chǎn)生細(xì)延遲模塊103觸發(fā)信號(hào)進(jìn)行細(xì)延時(shí)，再送至取樣作為其觸發(fā)信號(hào)。見圖2所示，為了提高系統(tǒng)精度，降低時(shí)鐘抖動(dòng)所帶來(lái)的誤差，時(shí)鐘模塊100采用 安森美(Onsemi)公司的高速ECUEmitterCoupleLogic，射極耦合邏輯)芯片來(lái)搭建本系統(tǒng) 的時(shí)鐘電路。ECL電路的最大特點(diǎn)是其基本門電路工作在非飽和狀態(tài)，因此ECL又稱為非飽 和性邏輯。也正因?yàn)槿绱耍珽CL電路的最大優(yōu)點(diǎn)是具有相當(dāng)高的速度。這種電路的平均延遲時(shí)間可達(dá)幾個(gè)ns數(shù)量級(jí)甚至更少。當(dāng)電路從一種狀態(tài)過(guò)渡到另一種狀態(tài)時(shí)，對(duì)寄生電容 的充放電時(shí)間將減少，這也是ECL電路具有高開關(guān)速度的重要原因。時(shí)鐘模塊100包括有依次順序信號(hào)連接的時(shí)鐘源201、電平轉(zhuǎn)換模塊202、時(shí)鐘分 配模塊一 203、計(jì)數(shù)器204、二分頻器205、時(shí)鐘分配模塊二 206，時(shí)鐘模塊100還包括有兩個(gè) D觸發(fā)器207、208，兩個(gè)D觸發(fā)器207、208均與時(shí)鐘分配模塊一 203、時(shí)鐘分配模塊二 206 信號(hào)連接。時(shí)鐘模塊100內(nèi)的高穩(wěn)時(shí)鐘源201頻率為20MHz，由它產(chǎn)生的高穩(wěn)方波信號(hào)通 過(guò)電平轉(zhuǎn)換模塊202電平轉(zhuǎn)換后，進(jìn)入時(shí)鐘分配模塊一 203進(jìn)行時(shí)鐘驅(qū)動(dòng)和分配，一路時(shí) 鐘信號(hào)送往一個(gè)8位計(jì)數(shù)器204，通過(guò)數(shù)據(jù)端P [7:0]，對(duì)20MHz的時(shí)鐘進(jìn)行分頻，分頻的范 圍為0 256，然后再通過(guò)二分頻器205，產(chǎn)生占空比為50%、頻率范圍為4kHz IOMHz的 可編程方波信號(hào)。本實(shí)用新型為了產(chǎn)生IOOkHz的方波信號(hào)，用計(jì)數(shù)器204進(jìn)行100分頻， 產(chǎn)生頻率為200kHz的進(jìn)位信號(hào)，通過(guò)二分頻器205，產(chǎn)生占空比為50%的IOOkHz的方波信 號(hào)(CLKDIV0UT)。再送往時(shí)鐘分配模塊二 206進(jìn)行時(shí)鐘驅(qū)動(dòng)、分配。該信號(hào)分成3路，1路 送給CPU/FPGA控制模塊101作為對(duì)取樣頭和AD采樣的同步信號(hào)，即AD采樣控制信號(hào)；取 一路IOOkHz的時(shí)鐘信號(hào)一路送往帶復(fù)位端的D觸發(fā)器207，并用20MHz的時(shí)鐘信號(hào)進(jìn)行鎖 存后，通過(guò)SMA(SUb-MiniatUre-A，天線接頭)連接器送往脈沖源作為其觸發(fā)信號(hào)；另一路 IOOkHz信號(hào)經(jīng)帶復(fù)位端的D觸發(fā)器208，用20MHz的反向信號(hào)進(jìn)行鎖存，這樣做的目的是巧 妙利用電路自身結(jié)構(gòu)，不需外部延遲電路，就可以讓取樣頭觸發(fā)信號(hào)比脈沖源的觸發(fā)信號(hào) 超前25ns，由于5片延遲芯片的固定延遲有11ns，實(shí)際上取樣頭觸發(fā)信號(hào)比脈沖源的觸發(fā) 信號(hào)超前約14ns。這樣就可以采集到脈沖源階躍前的信號(hào)，這對(duì)于TDR測(cè)量設(shè)備是很重要 的。用HDL語(yǔ)言或原理圖的方式在CPU/FPGA控制模塊101內(nèi)產(chǎn)生一個(gè)帶復(fù)位 (RESET)、預(yù)置(PE)、計(jì)數(shù)使能(CE)等功能的減法計(jì)數(shù)器作為粗延遲模塊102。計(jì)數(shù)器的模 可根據(jù)需要延時(shí)的長(zhǎng)度而定，模越大，可延時(shí)的范圍就越廣。粗延遲模塊102的粗延時(shí)計(jì)數(shù) 器的計(jì)數(shù)時(shí)鐘為時(shí)鐘模塊100提供的20MHz的方波信號(hào)，其周期為50ns，由此可知，每計(jì)數(shù) 一個(gè)時(shí)鐘便向前延時(shí)50ns，而延遲的長(zhǎng)度由延時(shí)數(shù)據(jù)線決定，其分為2個(gè)部分，N為粗延時(shí) 計(jì)數(shù)器的計(jì)數(shù)數(shù)據(jù)，M為細(xì)延時(shí)的延時(shí)數(shù)據(jù)。延時(shí)數(shù)據(jù)線通過(guò)延時(shí)信號(hào)(DelayPE)線進(jìn)行 預(yù)置，其計(jì)數(shù)使能為方波信號(hào)，即時(shí)鐘模塊100提供的IOOkHz信號(hào)。見圖3所示，細(xì)延遲模塊103由5片延遲芯片級(jí)聯(lián)而成。粗延遲模塊102計(jì)數(shù)完 成后產(chǎn)生粗延遲結(jié)束信號(hào)(/RoughOver)信號(hào)，一路送往細(xì)延遲模塊103的輸出使能端/EN， 一路送往時(shí)鐘模塊100中的D觸發(fā)器208的復(fù)位端，用于觸發(fā)其工作產(chǎn)生細(xì)延遲模塊103 的輸入信號(hào)。細(xì)延遲模塊103是整個(gè)步進(jìn)延時(shí)系統(tǒng)的核心部分，決定了可延時(shí)的最小時(shí)間 間隔，其抖動(dòng)也直接影響了等效采樣的水平時(shí)基的穩(wěn)定性。為了克服傳統(tǒng)步進(jìn)延時(shí)的缺點(diǎn) 和問(wèn)題，提高開發(fā)效率，降低開發(fā)難度，本實(shí)用新型中的細(xì)延遲模塊103采用5片安森美公 司的MC100EP195芯片級(jí)聯(lián)來(lái)實(shí)現(xiàn)。MC100EP195是基于延時(shí)開關(guān)陣列方式的ECL高速可編程延時(shí)芯片(PDC)，其內(nèi)部 由多路開關(guān)級(jí)聯(lián)而成，每個(gè)多路開關(guān)具有不同的門延時(shí)(GateDelay)時(shí)間，輸入控制字通 過(guò)控制多路開關(guān)輸入信號(hào)通路來(lái)選擇輸入信號(hào)經(jīng)過(guò)通路，既而控制信號(hào)延時(shí)時(shí)間。因此多 個(gè)開關(guān)級(jí)聯(lián)就構(gòu)成了一個(gè)可編程的延時(shí)電路。本實(shí)用新型設(shè)計(jì)了一種“粗延時(shí)+細(xì)延時(shí)”的步進(jìn)延時(shí)方案。由圖2可知，粗延遲模塊102的計(jì)數(shù)時(shí)鐘為20MHz，周期為50ns，而一片MC100EP195的最大可延時(shí)范圍為 10. 24ns,因此需要5片ECL高速可編程延時(shí)芯片級(jí)聯(lián)產(chǎn)生50ns細(xì)延遲模塊103，即可實(shí)現(xiàn) 在時(shí)間軸上的無(wú)間斷的連續(xù)延時(shí)。每片MC100EP195 都提供有 D [10]、CASCADE、CASCADE、SETMAX 與 SETMIN 用以進(jìn)行 級(jí)聯(lián)。多片級(jí)聯(lián)時(shí)SETMIN、SETMAX、CASCADE、/CASCADE之間相互連接。同時(shí)提供數(shù)據(jù)鎖 存控制信號(hào)(LEN)和輸出使能信號(hào)(/EN)。見圖4a、4b所示其中圖4a為延時(shí)小于50ns的時(shí)序圖，圖4b為延時(shí)大于50ns的 時(shí)序圖。結(jié)合圖1 3，整個(gè)步進(jìn)延時(shí)系統(tǒng)的工作過(guò)程為時(shí)鐘模塊100接受CPU/FPGA控 制模塊101的時(shí)鐘觸發(fā)信號(hào)，并預(yù)置計(jì)數(shù)器204的分頻數(shù)據(jù)，當(dāng)開始信號(hào)(Start)來(lái)后，時(shí) 鐘模塊100輸出20MHz時(shí)鐘。由于20MHz時(shí)鐘經(jīng)分頻，且經(jīng)多級(jí)芯片延時(shí)，因此輸出方波信 號(hào)(IOOkHz)比20MHz時(shí)鐘落后幾個(gè)ns的時(shí)間，當(dāng)用D觸發(fā)器207鎖存后，產(chǎn)生脈沖源觸發(fā) 信號(hào)。而D觸發(fā)器207可通過(guò)其復(fù)位端用脈沖源復(fù)位信號(hào)(PulseRst)進(jìn)行控制。“粗延時(shí) +細(xì)延時(shí)”的步進(jìn)延時(shí)結(jié)構(gòu)如圖4a、4b所示。根據(jù)延時(shí)長(zhǎng)度，分為兩種情況延時(shí)小于50ns 和延時(shí)大于50ns。如圖4a所示，延時(shí)小于50ns的時(shí)候，粗延時(shí)計(jì)數(shù)器數(shù)據(jù)端P[7:0] =N =0細(xì)延時(shí)數(shù)據(jù)端D[13:0] =M0此時(shí)，粗延遲模塊102不工作，當(dāng)系統(tǒng)復(fù)位后，粗延遲結(jié)束 信號(hào)一直為低電平。因此時(shí)鐘模塊100中的D觸發(fā)器208復(fù)位無(wú)效，IOOkHz信號(hào)在20MHz 反向時(shí)鐘鎖存后，輸出細(xì)延遲觸發(fā)信號(hào)送至細(xì)延遲模塊103的ECL高速可編程延時(shí)芯片的 輸入端，根據(jù)細(xì)延遲模塊103的數(shù)據(jù)線D [13:0]的值M進(jìn)行延遲，加上5片ECL高速可編程 延時(shí)芯片固定延遲得到輸出采樣信號(hào)(SampTrig)，經(jīng)SMA連接器送至取樣頭作為其觸發(fā)信 號(hào)。然后，改變細(xì)延遲模塊103的數(shù)據(jù)預(yù)置值，便可向前延遲一定的時(shí)間。假設(shè)數(shù)據(jù)輸 入端D[13:0] = 0111,1101100011，則延遲的時(shí)間At為Δ t = 5*tDelay+tPDCs= 5*2200+1*10240+1*10240+1*10240+(1101100011)= 50390ps其中tDelay為每片ECL高速可編程延時(shí)芯片的固定延遲時(shí)間。tPD&為5片ECL高 速可編程延時(shí)芯片總的延遲時(shí)間。當(dāng)延時(shí)時(shí)間大于50ns時(shí)，根據(jù)延時(shí)的時(shí)間，CPU/FPGA控制模塊101對(duì)粗延時(shí)計(jì)數(shù) 器和細(xì)延遲模塊103的數(shù)據(jù)端進(jìn)行數(shù)據(jù)預(yù)置此時(shí)P[7:0] =N,D[13:0] =M0由于方波信號(hào) 作為粗延時(shí)計(jì)數(shù)器的計(jì)數(shù)使能端，如圖4b所示，且以20MHz的反向信號(hào)作為計(jì)數(shù)時(shí)鐘，如圖 2所示，對(duì)比圖4a和圖4b可知，不管是延時(shí)時(shí)間是否大于50ns，延時(shí)的起點(diǎn)都是一樣的。當(dāng)計(jì)數(shù)器計(jì)數(shù)到N-I時(shí)，輸出粗延遲結(jié)束信號(hào)，分別送往細(xì)延遲模塊103的輸出使 能端和時(shí)鐘模塊100中D觸發(fā)器208的復(fù)位端。由于D觸發(fā)器208中的復(fù)位為高電平，而 鎖存時(shí)鐘為20MHz的反向信號(hào)，且此時(shí)的觸發(fā)器的數(shù)據(jù)輸入端D為高電平，所以D觸發(fā)器 208將在下一個(gè)時(shí)鐘的下降沿處輸出一個(gè)低變高的信號(hào)細(xì)延遲觸發(fā)信號(hào)，其距離起點(diǎn)延時(shí) N*50ns。如圖4b所示。此后細(xì)延遲觸發(fā)信號(hào)作為細(xì)延遲模塊103的輸入信號(hào)進(jìn)行延時(shí)，其 過(guò)程與延時(shí)時(shí)間小于50ns的情況一樣。假設(shè)，延時(shí)數(shù)據(jù)中的M = 00000010，N = 0111，1101100011，即粗延遲模塊102延 時(shí)數(shù)據(jù) P[7:0] = 00000010，細(xì)延遲模塊 103 的延時(shí)數(shù)據(jù) D[13:0] = 0111，1101100011。由上述可知，“粗延時(shí)+細(xì)延時(shí)，，的總延時(shí)時(shí)間At為:Δ t = tEough+tFine= (00000010*50)ns+50390ps= 150390ps其中tK。ugh為粗延遲模塊102的延遲時(shí)間，tFine為細(xì)延遲模塊103的延遲時(shí)間。當(dāng)然，以上所述僅是本實(shí)用新型的較佳實(shí)施例，故凡依本實(shí)用新型專利申請(qǐng)范圍 所述的構(gòu)造、特征及原理所做的等效變化或修飾，均包括于本實(shí)用新型專利申請(qǐng)范圍內(nèi)。
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權(quán)利要求一種可編程步進(jìn)延時(shí)時(shí)基和采樣系統(tǒng)，其特征在于它包括有CPU/FPGA控制模塊(101)、時(shí)鐘模塊(100)、粗延遲模塊(102)、細(xì)延遲模塊(103)，CPU/FPGA控制模塊(101)的信號(hào)輸出端分別通過(guò)信號(hào)線連接時(shí)鐘模塊(100)、粗延遲模塊(102)、細(xì)延遲模塊(103)的信號(hào)輸入端，時(shí)鐘模塊(100)的信號(hào)輸出端分別通過(guò)信號(hào)線連接粗延遲模塊(102)、細(xì)延遲模塊(103)、脈沖源，粗延遲模塊(102)的信號(hào)輸出端通過(guò)信號(hào)線連接細(xì)延遲模塊(103)，細(xì)延遲模塊(103)的信號(hào)輸出端連接取樣頭，CPU/FPGA控制模塊(101)的數(shù)據(jù)輸出端分別通過(guò)數(shù)據(jù)線連接粗延遲模塊(102)、細(xì)延遲模塊(103)的數(shù)據(jù)輸入端。
2.根據(jù)權(quán)利要求1所述的一種可編程步進(jìn)延時(shí)時(shí)基和采樣系統(tǒng)，其特征在于所述 CPU/FPGA控制模塊(101)包括有CPU和FPGA控制邏輯電路。
3.根據(jù)權(quán)利要求1所述的一種可編程步進(jìn)延時(shí)時(shí)基和采樣系統(tǒng)，其特征在于所述粗 延遲模塊包括一個(gè)收到觸發(fā)信號(hào)之后對(duì)所述的時(shí)鐘模塊進(jìn)行計(jì)數(shù)的可編程計(jì)數(shù)器。
4.根據(jù)權(quán)利要求1所述的一種可編程步進(jìn)延時(shí)時(shí)基和采樣系統(tǒng)，其特征在于所述時(shí) 鐘模塊(100)采用高速射極耦合邏輯芯片來(lái)搭建時(shí)鐘電路。
5.根據(jù)權(quán)利要求4所述的一種可編程步進(jìn)延時(shí)時(shí)基和采樣系統(tǒng)，其特征在于所述時(shí) 鐘模塊(100)包括有依次順序信號(hào)連接的時(shí)鐘源(201)、電平轉(zhuǎn)換模塊(202)、時(shí)鐘分配模 塊一(203)、計(jì)數(shù)器(204)、二分頻器(205)、時(shí)鐘分配模塊二(206)，時(shí)鐘模塊(100)還包括 有兩個(gè)D觸發(fā)器(207、208)，兩個(gè)D觸發(fā)器(207、208)均與兩個(gè)時(shí)鐘分配模塊一、二(203、 206)信號(hào)連接。
6.根據(jù)權(quán)利要求1-5任意一項(xiàng)所述的一種可編程步進(jìn)延時(shí)時(shí)基和采樣系統(tǒng)，其特征在 于所述細(xì)延遲模塊(103)由5片基于延時(shí)開關(guān)陣列方式的高速可編程延時(shí)芯片級(jí)聯(lián)而成。
7.根據(jù)權(quán)利要求6所述的一種可編程步進(jìn)延時(shí)時(shí)基和采樣系統(tǒng)，其特征在于所述高 速可編程延時(shí)芯片采用型號(hào)為MC100EP195的芯片。
專利摘要本實(shí)用新型涉及電氣設(shè)備技術(shù)領(lǐng)域，尤其涉及一種可編程步進(jìn)延時(shí)時(shí)基和采樣系統(tǒng)，其包括有時(shí)鐘模塊、CPU/FPGA控制模塊、粗延遲和細(xì)延遲模塊，它以預(yù)定觸發(fā)頻率在預(yù)定觸發(fā)時(shí)刻為采樣系統(tǒng)產(chǎn)生三路同步采樣觸發(fā)信號(hào)，第一路送給CPU/FPGA控制模塊形成AD采樣控制信號(hào)，第二路送往脈沖源形成脈沖源觸發(fā)信號(hào)，第三路送往粗延遲模塊和細(xì)延遲模塊，經(jīng)過(guò)預(yù)定時(shí)間延遲之后送往取樣頭，形成精確可編程步進(jìn)延時(shí)選通的取樣頭觸發(fā)信號(hào)，能夠與重復(fù)的觸發(fā)脈沖信號(hào)準(zhǔn)確同步，產(chǎn)生寬范圍、精確步進(jìn)延時(shí)的采樣信號(hào)，可以對(duì)長(zhǎng)周期、短占空比的信號(hào)進(jìn)行精確定時(shí)采樣，具有實(shí)施簡(jiǎn)單、調(diào)試方便、不易受到噪聲、溫度影響等優(yōu)點(diǎn)。
文檔編號(hào)G06F17/40GK201654786SQ20092029609
公開日2010年11月24日 申請(qǐng)日期2009年12月31日 優(yōu)先權(quán)日2009年12月31日
發(fā)明者徐地華, 曹勇, 梅領(lǐng)亮, 秦開宇, 陳伯平 申請(qǐng)人:廣東正業(yè)科技股份有限公司