專利名稱：低電磁干擾的邏輯閘裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)字邏輯閘的技術(shù)領(lǐng)域，尤指一種低電磁干擾的邏輯閘裝置。
背景技術(shù)：
現(xiàn)代的電子產(chǎn)品，功能越來越強(qiáng)大，電子線路也越來越復(fù)雜。一個(gè)好的電子產(chǎn)品，除了產(chǎn)品本身的功能外，電磁干擾(Electromagnetic Interference、EMI)對(duì)產(chǎn)品的品質(zhì)和技術(shù)性能指針產(chǎn)生非常關(guān)鍵的影響。電磁干擾(EMI)的問題變成電子產(chǎn)品設(shè)計(jì)中的主要問題。先進(jìn)的計(jì)算機(jī)輔助設(shè)計(jì)(CAD)在電子線路設(shè)計(jì)方面拓寬了電路設(shè)計(jì)師的工作能力。但對(duì)于電磁干擾(EMI)的問題，計(jì)算機(jī)輔助設(shè)計(jì)(CAD)的幫助卻很有限。
針對(duì)邏輯閘的電磁干擾(EMI)問題，公知技術(shù)使用長(zhǎng)信道(long channel)的PMOS或NMOS晶體管，以降低邏輯閘中的瞬時(shí)電流(transient current)，以減少邏輯閘的電磁干擾(EMI)問題。然而，此種使用長(zhǎng)信道晶體管技術(shù)，由于信道長(zhǎng)度增加，邏輯閘的面積也增加，會(huì)產(chǎn)生成本增加的問題。同時(shí)，制程改變時(shí)，晶體管信道長(zhǎng)度需重新調(diào)整，增加制程的復(fù)雜。另一公知技術(shù)使用限流電阻(current-limited resistor)，以降低邏輯閘中的瞬時(shí)電流。如圖1所示，是在PMOS晶體管120的源極與Vdd之間增加一電阻110，并在NMOS晶體管130的源極與地之間增加一電阻140。通過限流電阻110、140以降低瞬時(shí)電流。此雖可減少邏輯閘的電磁干擾(EMI)問題，然而邏輯閘的面積也相對(duì)增加。因此公知邏輯閘的電磁干擾(EMI)解決方法仍有諸多缺點(diǎn)而有予以改進(jìn)的必要。

發(fā)明內(nèi)容
本發(fā)明的目的是在提供一種低電磁干擾(EMI)的邏輯閘裝置，以避免公知技術(shù)電磁干擾(EMI)的問題，同時(shí)避免公知技術(shù)所產(chǎn)生邏輯閘面積增加的問題。
依據(jù)本發(fā)明的一特色，是提出一種低電磁干擾的邏輯閘裝置，該邏輯閘裝置主要包含一數(shù)字邏輯閘及一限流電路。該數(shù)字邏輯閘用以提供一相關(guān)數(shù)字邏輯功能；該限流電路耦合至該數(shù)字邏輯閘，對(duì)該數(shù)字邏輯閘提供一固定的電流，借以降低該數(shù)字邏輯閘的瞬時(shí)電流，以降低該數(shù)字邏輯閘切換時(shí)所產(chǎn)生的電磁干擾。
依據(jù)本發(fā)明的另一特色，是提出一種低電磁干擾的邏輯閘裝置，該邏輯閘裝置主要包含一電流鏡電路、一數(shù)字邏輯閘、一限壓電路及一限流電路。該電流鏡電路該連接至一高電位，經(jīng)由一節(jié)點(diǎn)A提供一固定的電流；該數(shù)字邏輯閘，用以提供一相關(guān)數(shù)字邏輯功能；該限壓電路經(jīng)由節(jié)點(diǎn)A耦合至該電流鏡電路及該數(shù)字邏輯閘，并固定節(jié)點(diǎn)A的電壓值，以對(duì)該數(shù)字邏輯閘提供固定的電壓，借以降低該數(shù)字邏輯閘的輸出電壓擺幅；該限流電路經(jīng)由節(jié)點(diǎn)A耦合至該電流鏡電路及該數(shù)字邏輯閘，對(duì)該數(shù)字邏輯閘提供一固定的電流，借以降低該數(shù)字邏輯閘的瞬時(shí)電流；其中，通過降低該數(shù)字邏輯閘的輸出電壓擺幅及瞬時(shí)電流，以降低該數(shù)字邏輯閘切換時(shí)所產(chǎn)生的電磁干擾。
由于本發(fā)明設(shè)計(jì)新穎，能提供產(chǎn)業(yè)上利用，且確有增進(jìn)功效，故依法申請(qǐng)發(fā)明專利。


圖1是公知限流電阻以降低瞬時(shí)電流的示意圖。
圖2是本發(fā)明的一種低電磁干擾的邏輯閘裝置的方塊圖。
圖3是本發(fā)明的一種低電磁干擾的邏輯閘裝置的電路圖。
圖4是本發(fā)明的限壓電路的等效電路圖。
圖5A是公知數(shù)字邏輯閘運(yùn)作于100KHz時(shí)Idd的仿真示意圖。
圖5B是公知數(shù)字邏輯閘運(yùn)作于100KHz時(shí)Idd的頻譜示意6A是本發(fā)明數(shù)字邏輯閘運(yùn)作于100KHz時(shí)Idd的仿真示意圖。
圖6B是本發(fā)明數(shù)字邏輯閘運(yùn)作于100KHz時(shí)Idd的頻譜示意圖。
圖號(hào)說明電阻 110PMOS晶體管120NMOS晶體管130電阻 140限壓電路 210限流電路 220數(shù)字邏輯閘230電流鏡電路240非閘 231與非門232或非門233電流源241電流源2具體實(shí)施方式
圖2是本發(fā)明的一種低電磁干擾的邏輯閘裝置的方塊圖，該邏輯閘裝置主要包含一電流鏡電路240、數(shù)字邏輯閘230、一限壓電路210及一限流電路220。該電流鏡電路240連接至一高電位Vdd，經(jīng)由一節(jié)點(diǎn)A提供一固定的電流I2。
該數(shù)字邏輯閘230用以提供一相關(guān)數(shù)字邏輯功能。該數(shù)字邏輯閘230可為一非閘(not gate)231、一與非門(nand gate)232、一或非門(nor gate)233基本邏輯閘，或是該等基本邏輯閘的組合。
該限壓電路210經(jīng)由節(jié)點(diǎn)A耦合至該電流鏡電路240及數(shù)字邏輯閘230，對(duì)該數(shù)字邏輯閘230提供一固定的電壓，借以降低該數(shù)字邏輯閘230的輸出電壓擺幅(voltage swing)，以降低該數(shù)字邏輯閘230切換時(shí)所產(chǎn)生的電磁干擾。
限流電路220經(jīng)由節(jié)點(diǎn)A耦合至該電流鏡電路240及數(shù)字邏輯閘230，對(duì)該數(shù)字邏輯閘提供一固定的電流，借以降低該數(shù)字邏輯閘230的瞬時(shí)電流，以降低該數(shù)字邏輯閘230切換時(shí)所產(chǎn)生的電磁干擾。
圖3是本發(fā)明的一種低電磁干擾的邏輯閘裝置的電路圖。電流鏡電路240由PMOS晶體管M5、M6及一電流源241所組成。晶體管M5的源極連接至一高電位Vdd，其柵極連接至其漏極、PMOS晶體管M6的柵極及電流源241的正端。電流源241的另一端連接至地。PMOS晶體管M6的源極連接至一高電位Vdd，其漏極連接至節(jié)點(diǎn)A，經(jīng)由節(jié)點(diǎn)A提供一固定的電流I2。該高電位Vdd的電壓可為5.0、3.3或2.5伏特。
該限壓電路210包含一PMOS晶體管M1及一NMOS晶體管M2。晶體管M1的源極連接至節(jié)點(diǎn)A，其柵極連接至其漏極、晶體管M2的柵極及晶體管M2的漏極。晶體管M1的源極連接至地。該P(yáng)MOS晶體管M1及NMOS晶體管M2是形成一種二極管連接方式(diode-connected)連接。圖4是該限壓電路210的等效電路圖。由圖可知，不論高電位Vdd的電壓為何，節(jié)點(diǎn)A的電壓VA為2VD，其中，VD為二極管在順向偏壓(forward-biased)條件下的導(dǎo)通電壓(cut-in voltage)。VD一般在0.6伏特之間，故節(jié)點(diǎn)A的電壓VA為1.2伏特。
該限壓電路210通過節(jié)點(diǎn)A對(duì)該數(shù)字邏輯閘230提供一低于正常高電位Vdd的固定電壓(2VD)，借以降低該數(shù)字邏輯閘230的輸出電壓擺幅，而達(dá)到降低該數(shù)字邏輯閘230切換時(shí)所產(chǎn)生的電磁干擾。
該限流電路220由一PMOS晶體管M3、NMOS晶體管M4、M7及電流源221所組成。晶體管M3的源極連接至節(jié)點(diǎn)A，其柵極連接至其漏極、晶體管M4的漏極。晶體管M4的源極連接至地，其柵極連接至電流源221的一端、晶體管M7的柵極及漏極。晶體管M7的源極連接至地。電流源221的另一端連接至高電位Vdd。
由于晶體管M7的VGS等于晶體管M4的VGS，故流經(jīng)晶體管M4的電流等于流經(jīng)晶體管M7的電流，也等于電流源221的電流(I1)。晶體管M3與晶體管M4串接，所以流經(jīng)晶體管M3的電流為I1。非閘231中晶體管M8、與非門232中晶體管M9及或非門233中晶體管M10的VGS等于晶體管M3的VGS，故流經(jīng)非閘231、與非門232及或非門233的電流均為I1。限流電路220經(jīng)由節(jié)點(diǎn)A對(duì)該數(shù)字邏輯閘提供一固定的電流(I1)，借以降低該數(shù)字邏輯閘230的瞬時(shí)電流，而達(dá)到降低該數(shù)字邏輯閘230切換時(shí)所產(chǎn)生的電磁干擾。
圖5A是公知數(shù)字邏輯閘運(yùn)作于100KHz時(shí)Idd的仿真示意圖，圖5B為Idd的頻譜示意圖。由圖5A及5B可知，該公知數(shù)字邏輯閘所耗費(fèi)的峰值電流(peakcurrent)為117微安培(uA)，其電磁干擾(EMI)為-121dB。圖6A是本發(fā)明數(shù)字邏輯閘運(yùn)作于100KHz時(shí)Idd的仿真示意圖，圖6B為Idd的頻譜示意圖。由圖6A及6B可知，本發(fā)明數(shù)字邏輯閘所耗費(fèi)的峰值電流為18.7微安培(uA)，其電磁干擾(EMI)為-153dB。本發(fā)明可較公知技術(shù)在電磁干擾(EMI)改進(jìn)32dB。
由上述說明可知，本發(fā)明利用一個(gè)或若干個(gè)二極管壓降來當(dāng)作數(shù)字邏輯閘的高電位，以減少數(shù)字邏輯閘的輸出電壓擺幅，而達(dá)到降低數(shù)字邏輯閘所產(chǎn)生的電磁干擾。同時(shí)，又使用限流電路對(duì)數(shù)字邏輯閘提供一固定的電流(I1)，限制數(shù)字邏輯閘速度，借以降低數(shù)字邏輯閘的瞬時(shí)電流，以達(dá)到降低數(shù)字邏輯閘所產(chǎn)生的電磁干擾。相較于公知技術(shù)本發(fā)明具有容易于整合及低成本等優(yōu)點(diǎn)。同時(shí)，也可降低公知技術(shù)所產(chǎn)生電磁干擾的問題。
上述較佳具體實(shí)施例僅是為了方便說明而舉例而已，本發(fā)明所主張的保護(hù)范圍自應(yīng)以本發(fā)明的權(quán)利要求所述為準(zhǔn)，而非僅限于上述實(shí)施例。
權(quán)利要求
1.一種低電磁干擾的邏輯閘裝置，其特征在于該邏輯閘裝置主要包含一數(shù)字邏輯閘，用以提供一相關(guān)數(shù)字邏輯功能；以及一限流電路，耦合至該數(shù)字邏輯閘，對(duì)該數(shù)字邏輯閘提供一固定的電流，借以降低該數(shù)字邏輯閘的瞬時(shí)電流，以降低該數(shù)字邏輯閘切換時(shí)所產(chǎn)生的電磁干擾。
2.如權(quán)利要求1所述的邏輯閘裝置，其特征在于還包含一電流鏡電路，連接至一高電位，經(jīng)由一節(jié)點(diǎn)A提供一固定的電流；以及一限壓電路，經(jīng)由節(jié)點(diǎn)A耦合至該電流鏡電路及該數(shù)字邏輯閘，并固定節(jié)點(diǎn)A的電壓值，以對(duì)該數(shù)字邏輯閘提供固定的電壓，借以降低該數(shù)字邏輯閘的輸出電壓擺幅，以降低該數(shù)字邏輯閘切換時(shí)所產(chǎn)生的電磁干擾。
3.如權(quán)利要求1所述的邏輯閘裝置，其特征在于該限流電路為一電流鏡。
4.如權(quán)利要求2所述的邏輯閘裝置，其特征在于該限壓電路包含一第一PMOS晶體管及一第一NMOS晶體管，該第一PMOS晶體管及第一NMOS晶體管系二極管連接方式連接。
5.如權(quán)利要求1所述的邏輯閘裝置，其特征在于該數(shù)字邏輯閘可為一非閘。
6.如權(quán)利要求1所述的邏輯閘裝置，其特征在于該數(shù)字邏輯閘可為一與非門。
7.如權(quán)利要求1所述的邏輯閘裝置，其特征在于該數(shù)字邏輯閘可為一或非門。
8.一種低電磁干擾的邏輯閘裝置，其特征在于該邏輯閘裝置主要包含一電流鏡電路，連接至一高電位，經(jīng)由一節(jié)點(diǎn)A提供一固定的電流；一數(shù)字邏輯閘，用以提供一相關(guān)數(shù)字邏輯功能；一限壓電路，經(jīng)由節(jié)點(diǎn)A耦合至該電流鏡電路及該數(shù)字邏輯閘，并固定節(jié)點(diǎn)A的電壓值，以對(duì)該數(shù)字邏輯閘提供固定的電壓，借以降低該數(shù)字邏輯閘的輸出電壓擺幅；以及一限流電路，經(jīng)由節(jié)點(diǎn)A耦合至該電流鏡電路及該數(shù)字邏輯閘，對(duì)該數(shù)字邏輯閘提供一固定的電流，借以降低該數(shù)字邏輯閘的瞬時(shí)電流；其中，通過降低該數(shù)字邏輯閘的輸出電壓擺幅及瞬時(shí)電流，以降低該數(shù)字邏輯閘切換時(shí)所產(chǎn)生的電磁干擾。
9.如權(quán)利要求8所述的邏輯閘裝置，其特征在于該限流電路為一電流鏡。
10.如權(quán)利要求8所述的邏輯閘裝置，其特征在于該限壓電路包含一第一PMOS晶體管及一第一NMOS晶體管，該第一PMOS晶體管及第一NMOS晶體管系二極管連接方式連接。
11.如權(quán)利要求8所述的邏輯閘裝置，其特征在于該數(shù)字邏輯閘可為一非閘。
12.如權(quán)利要求8所述的邏輯閘裝置，其特征在于該數(shù)字邏輯閘可為一與非門。
13.如權(quán)利要求8所述的邏輯閘裝置，其特征在于該數(shù)字邏輯閘可為一或非門。
全文摘要
本發(fā)明提出一種低電磁干擾的邏輯閘裝置，該邏輯閘裝置主要包含一數(shù)字邏輯閘、一限壓電路及一限流電路。該數(shù)字邏輯閘用以提供一相關(guān)數(shù)字邏輯功能；該限壓電路耦合至該數(shù)字邏輯閘，對(duì)該數(shù)字邏輯閘提供一固定的電壓，借以降低該數(shù)字邏輯閘的輸出電壓擺幅；該限流電路耦合至該數(shù)字邏輯閘，對(duì)該數(shù)字邏輯閘提供一固定的電流，借以降低該數(shù)字邏輯閘的瞬時(shí)電流；其中，通過降低該數(shù)字邏輯閘的輸出電壓擺幅及瞬時(shí)電流，以降低該數(shù)字邏輯閘切換時(shí)所產(chǎn)生的電磁干擾。
文檔編號(hào)H03K19/0944GK1862966SQ200510069469
公開日2006年11月15日 申請(qǐng)日期2005年5月9日 優(yōu)先權(quán)日2005年5月9日
發(fā)明者王耀祺, 張英堂, 潘敬文, 游進(jìn)斌 申請(qǐng)人:凌陽(yáng)科技股份有限公司